[전자재료실험] MOS Capacitor

목차

1. 실험 목적
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2. 실험 배경
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3. 실험 이론
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① Si의 특성
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② MOS Capacitor
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p. 3
③ E-Beam의 구조와 증착원리
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p. 8
4. 실험 방법
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p. 9
5. 결과 예측
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p. 11
6. 결과 분석
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p. 12
① C-V 결과 분석
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p. 12
② I-V 결과 분석
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p. 16
7. 결론
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p. 19
8. 참고문헌
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p. 19

본문내용

아서 발생한 것으로 볼 수 있다. 다시 말해, voltage변화의 속도가 반도체층의 전자들이 inversion층을 만드는 속도보다 빨랐기 때문에 depletion층이 두꺼워지면서 voltage가 증가할수록 capacitance가 감소한 것이다.
㉣ 5nm 10nm간격과 10nm 15nm간격이 차이가 왜 같지 않은 이유
식을 보면 두께에만 반비례하기 때문에 각 시편별 산화물 두께의 차이에 의한 차이는 같아야 한다. 하지만 우리가 얻은 그래프에선 다르게 나옴을 볼 수 있는데 이는 재료의 불안정성, 재료내의 결함, 증착과정에서의 오류를 통해 유전율과 의 차이, 두께를 달리 한 시편이 다르기 때문에 일어나는 A의 차이. 그리고 C-V 측정 시 기계의 probe가 인식하는 표면의 불안정으로 인해 실제 인식되는 두께의 오류로 볼 수있는 MOS capacitor의 전체적인 제작 과정에서의 오류로 인한 것으로 생각할 수 있다.
이를 알아보기 위해 SiO2의 유전율은 각 두께별로 같아야 하지만 실험데이터 값간에 차이가 있다면 위의 내용을 뒷받침 해주는 것이 된다.
식을 변환하여 로 나타내고, 는 같다고 보고 우리가 변수로 한 dox와 데이터값을 얻은 의 곱인 만을 비교해보면,
5nm
10nm
15nm
위의 표와 같이 각기 다른 값이 얻어지게 되므로 위의 내용을 뒷받침해 준다.
②I-V 결과 분석
(a) I-V 결과 분석
각 두께별 I-V그래프를 보면 -100에서 어느정도의 전압까지 전류는 일정한 값을 가지다가 갑자기 증가하게 된다. 그리고 V=0에서 전류는 0이 되고 그 이후로 +V를 전압을 가하게 되면 계속 증가하다가 어느지점에선 다시 전류가 일정하게 측정되었다.
위 그래프는 하나의 그래프에 나타낸 것이다. 각 두께별 그래프를 하나의 그래프로 나타냈을 시 10nm와 15nm의 data값이 정확히 일치한 모습을 볼 수 있고, 또 두께가 얇은 5nm의 경우 터널링이 더 잘 일어나 더 높은 전류를 갖게 될 것이라고 예측을 하였으나 전체적으로 증가하는 부분에선 5nm의 전류가 더 낮게 측정되었다.
-100v부터 0V의 범위에서 5nm와 10nm, 15nm를 비교해본 결과 기울기는 기하급수적으로 늘어난 것을 확인하였다. 특히 두께가 얇은 5nm의 기울기가 더 가파른 부분은 이론상과 일치하였다. 그 이유는 두께가 얇을수록 터널링효과가 잘 일어나고 누설 전류가 증가한다.
10nm,15nm는 약 -20V, 5nm는 약 -5v 부터 전류가 잘 흐르지 않는다. 보다 크기가 작은 전압에서는 공핍층이 형성되고 공핍층은 캐리어가 존재하지 않기 때문에 전류가 거의 흐르지 않는다. 그래서 각각 -20V, -5V부터 공핍이 형성 되고 전류가 잘 흐르지 않는 것으로 판단된다. 그래서 마치 절연체처럼 작용하는데 이 때문에 절연체의 두께가 두꺼워지고 전류가 거의 흐르지 않는 결과가 나타나는 것으로 보인다.
0V이상의 전압을 가해주면 5nm는 약 10V까지 10nm,15nm는 약 3V까지 절연체로서의 역할을 잘 수행하고 있다고 할 수 있다. 이 수치들을 넘어서게 되면서 전압을 높여주면 줄수록 전류가 많이 흐른다. 이 때는 절연체로서의 기능을 상실하게 되면서 절연파괴가 일어난다.
(b) 오차원인 분석
예측했던 결과와는 상당히 다른 I-V결과를 얻었다. 이는 MOS capacitor의 제작과정과 I-V측정과정에 있어서의 오류때문인 것으로 본다.
㉠ 10nm와 15nm의 데이터 값이 같게 나온 이유
실험에서 도출된 그래프를 보면 5nm와 10nm의 전류 값은 다르게 나오고 10nm와 15nm의 전류 값은 비슷하게 나온 경우를 살펴보면 몇 가지 분석요인들을 살펴볼 수 있다. 첫 번째, 사람의 손으로 직접 실버페이스트를 바를 경우에는 고르게 도포하기 힘들어져서 측정의 부정확함이 나타날 수 있다. 두 번째, wafer내의 결함이나 표면불안정으로 야기될 수 있다. 10nm와 15nm의 비슷한 그래프가 나온 결과 두 번째 경우라고 생각되며 실제 기계에 측정되는 10nm, 15nm wafer의 두께차이는 거의 미미하게 되어 기계의 측정 가능치를 벗어나버린 경우가 된 것이라고 본다.
㉡ 5nm의 전류가 10nm의 전류보다 낮게 측정된 이유
변수인 두께의 관점에서 예상 결과값이 비슷한 형태로 도출된 C-V에 비해 I-V 결과 데이터는 변수인 두께의 관점에서 볼 때 정반대의 경우인 산화물의 두께가 5nm보다 10nm일 때의 전류가 더 낮게 측정되었다.
이는 위에서 말한 것과 같이 wafer내의 결함, 표면불안정. 그리고 실제 기계에 측정될 시 probe를 접촉시키는 부분이 다르기 때문에 생기는 오류, I-V를 C-V보다 나중에 측정했기 때문에 측정과정 중에 대기에 노출되어 이로 인해 생기는 불순물 결합을 원인으로 볼 수 있다.
7. 결론
MOS capacitor의 oxide층을 변수로 인가한 V에 따른 Capacitance, Current값을 측정하고 분석하는 실험을 하였다. 실험 이론과 실험과정, 실험결과를 통해 MOS capacitor의 두께가 감소하면 Capacitance가 증가하고, 누설전류는 증가하였다.
이것이 의미하는 것은 더 좋은 성능의 MOS capacitor를 제작하기 위해서는 유전율이 큰 산화물재료를 사용해야 한다는 점이고 동시에 사용되는 산화물의 두께는 얇으면서도 누설전류를 잘 억제하는 재료여야 한다는 결론을 내릴 수 있다.
8. 참고문헌
1) 핵심반도체개론 -장지근 외
2) 반도체소자공학 - betty lise anderson외, 서정하 외 역
3) Solid State Electronic Devices - Ben Streetman, Sanjay Banerjee
4) 전자기학 - popovic zoya, 박동철 외 역
5) 한국진공학회지 제 10권 제 1호, 2001년
6) 엔지니어를 위한 기초전자공학 -明正水
7) Journal of the Korean Physical Society, Vol. 40, 1, January 2002, pp. 64~67
8) http://ecee.colorado.edu/~bart/book/book/chapter6/ch6_3.htm
9) 재료전자기학 - 이후정교수님 강의안

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