래치와 플립플롭

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래치와 플립플롭에 대한 보고서 자료입니다.

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본문내용

ster는 R과 S의 입력을 받아 클락 신호가 1일 때 출력 P를 출력시킨다. Slave는 P와 의 클락신호가 0으로 될 때 입력을 받아 Q를 출력시킨다. 최종 출력 Q가 master의 입력으로 귀환 될 때는 이미 클락신호가 0이므로 toggle을 방지하게 된다.
(2) TTL 74LS73 JK 플립플롭, 74S74 D 플립플롭에 관해 회로를 조사하고 setup 및 hold 시간, Tsu, Th와 Tplh, Tphl에 대해 자료 값을 조사하고 그 정의를 적어라.
74LS73 JK 플립플롭 회로도 및 시간값들
74S74 D 플립플롭 회로도 및 시간값들
Tsu
Set up 시간. Sampling이 일어나기 전까지 입력이 올바로 인식되는 데 필요한 최소한의 시간
Th
Hold 시간. Sampling이 일어난 이후 올바로 입력이 인식되기에 필요한 최소한의 시간
Tplh
low→high로 변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다.

키워드

중앙대,   3학년,   전자전기공학부 실험,   래치와 플립플롭