디지털실험 - 실험 12. 쉬프트 레지스터 결과

소개글

디지털실험 - 실험 12. 쉬프트 레지스터 결과에 대한 보고서 자료입니다.

목차

1. 실험 결과
2. 고찰
3. 실험 13의 고찰 문제

본문내용

의 회로를 보고 재구성했다는 점이 상당히 아쉬운 실험이었다. 그리고 실험 13.1과 실험 13.4를 하지 못하였다는 점도 큰 아쉬움으로 남는 실험이었다.
3. 실험 13의 고찰 문제
1) 실험 4에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가? 어떤 계수기로 동작하는가? - CLK가 10번째 들어갔을 때 CLEAR된다. 이유는 CLEAR핀이 B=D=1이면 동작함으로BCD=0101(바꿔서 보면 DCBA=1010) 즉 10진수 10에서 CLEAR가 0이 되므로 그 순간에 각 플립플롭은 모두 0이 되면서 CLEAR가 되는 것이다. 그래서, 이 회로는 MOD-10카운터로 동작한다. 또한 J와 K의 입력값이 1이고 각각의 펄스가 0이라는 클럭입력을 가졌을 경우에 A,B,C,D는 모두 0의 값으로 clear가 되는 것을 알 수 있으며 이 실험의 회로도를 보면 알 수 있듯이 처음 플립플롭의 입력 클럭 펄스 값이 각각의 CLK로 들어가는 것이 아니라 처음 플립플롭의 결과값이 다음 플립플롭의 CLK로 들어가는 것이기 때문에 비동기식이라고 말할 수도 있는 것이다.
2) 실험 4의 회로를 변경하여 MOD-8회로를 그려라.3) CLEAR, PRESET은 CLK=0에서 동작시키는 것이 바람직한 이유는? 이들 두 입력간에는 synchronous 및 asynchronous 중 어떤 관계가 있는가? - CLEAR나 PRESET은 플립플롭을 0또는 1로 초기화시키는 작용을 하므로, 만약 CLK가 1상태에서 동작된다면, 바로 CLK가 0으로 바뀌므로 초기화한 것이 소용없게 된다. 또한 계수는 CLK가 0에서 1로 바뀐 것을 계수하므로, CLK=1상태부터 계수하는 것은 한 주기를 계수한 것이 아니라 반주기부터 계수한 것이 되기 때문이다. 그리고, CLEAR과 PRESET는 CLK와 무관하게 동작함으로 asynchronous(비동기)로 동작한다. 비동기 계수기에서는 MOD 수 < 일 때에는 CLR 값을 0으로 하여 출력이 처음으로 돌아가게 하여야 하므로 CLR를 CLK가 몇 번째일 때 CLR를 0으로 하느냐가 중요하고 동기식 계수기에서는 비동기식 계수기와는 틀리게 클럭 펄스가 모든 플립플롭에 동시에 인가된다. 그리고 IC로 이용할 수 있는 많은 동기 카운터는 프리셋이 가능하도록 설계 되어 있다. 다시 말해서 이것들은 비동기나 동기적으로 시작점을 미리 조작할 수 있고 이 프리세팅 동작은 카운터의 로딩이라고도 한다.

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