FET 증폭기 특성

목차

Ⅰ목적
(1) JFET 증폭기의 바이어스 회로를 고찰한다.
(2) FET 소오스 접지 증폭기의 특성을 조사한다.
(3) FET 드레인 접지 증폭기의 특성을 실험한다.

Ⅱ이론
(1)바이어스 회로
(2) 접지방식에 따른

본문내용

= V_DD - I_D (R_S + R_D )
로 되고, 또한
V_S = I_D R_S
V_G = 0 [V]
그리고
V_D = V_DS + V_S = V_DD - V_R_S
▶전압 배분기 바이어스 회로
그림 9의 회로는 직류해석을 위해 그림 10과 같이 다시 그릴 수 있다.
V_G
는
R_2
양단의 전압과 같으며, 다음과 같은 전압배분법칙으로 수할 수 있다.
V_G = {R_2 V_DD} OVER {R_1 + R_2}
그림 10의 루프에 시계방향으로 Kirchhoff의 전압법칙을 적용하면,
V_GS = V_G - V_R_S
이다.
V_R_S = I_S R_S = I_D R_D
를 대입하면 다음을 얻는다.
V_GS = V_G - I_D R_S
그림 9 전압 배분기 바이어스회로 그림 10 그림 9의 등가회로
식
V_GS = V_G - I_D R_S
은 직선으로 표현되며 이것을 그림 11에 나타내었다. 그리고
V_G
의 값은
V_GS = V_G |_{I_D = 0 mA }
에서 구할 수 있다.
이 결과는 식
V_GS = V_G - I_D R_S
을 그리는데 있어서
I_D = 0 m A
로 선택하면
V_GS
의 값은
V_G
볼트로 됨을 의미하며 이러한 점을 그림 11에 나타내었다.
다른 한 점을 구하기 위해서는
V_GS = 0 [V]
임을 이용하면
I_D = V_G OVER R_S |_{V_GS = 0 [V] }
임을 알 수 있다.
그림 11 전압배분기 바이어스회로에서 그림 12 동작점에 대한
R_S
의 영향
회로 방정식 작도
수직 축 상의 교점은
I_D = V_G OVER R_S
로 결정되고,
V_G
는 입력 회로로 결정되므로,
R_S
값이 증가하면
I_D
값은 그림 12에서와 같이 감소하게 된다. 그림 12에서 보면
R_S
값의 증가는 동작점에서의
I_D
값을 감소시키며, 따라서
V_GS
값이 더 큰 음의 값으로 되게 한다.
동작점값
I_D_Q
와
V_GS_Q
가 결정되면, 나머지 회로의 해석은 다음과 같다.
V_DS = V_DD - I_D (R_D + R_S )
V_D = V_DD - I_D R_D
V_S = I_D R_D
I_R_1 = I_R_2 = V_DD OVER {R_1 + R_2 }
(2) 접지방식에 따른 특성
▶소오스 접지 증폭기
▷전압이득
전압이득은 교류등가회로에서 구할 수 있다. 출력전압
V_O
는
r_D
와
R_D
의 병렬회로에 흐르는 전류
g_m V_gs
에 의해서 생긴다. 따라서 출력전압은
V_O = - (g_M V_gs )(R_D || r_D )
A_V = V_O OVER V_i = V_O = {- g_M V_gs (R_D || r_D )} OVER V_GS
A_v = V_O = - g_M (R_D || r_D )
FET의 저항
r_D
가 회로저항
R_D
보다 훨씬 크면 전압이득은 근사적으로 다음과 같이 된다.
A_v = - g_m R_D
그림 13 (a)회로 (b)교류등가회로 (c)다시 그린 교류등가회로
▷입력 임피던스
FET 회로의 입력 임피던스는 주로 게이트 단자와 접지 사이의 저항에 의존한다. FET 자체의 교류 임피던스는 거의 개방회로이지만, 입력에서 본 것은 게이트와 접지 사이의 임피던스이다. 그림 14에서 입력 임피던스는
Z_i = R_G
그림 14 공통 소스 JFET 증폭기
그림 15의 전압 배분기회로의 경우에는
Z_i = R_1 || R_2 = {R_1 R_2 } OVER {R_1 +R_2 }
그림 15 FET 증폭기 입력임피던스
Z_i
▷교류 출력 임피던스
출력측에서 증폭회로를 본 임피던스는 기본적으로 드레인 소스간의 FET 저항과 바이어스저항
R_D
에 기인한다. 그림 16의 경우 출력 임피던스는
Z_o = r_d || R_D = {r_d R_D }OVER {r_d + R_D }
그림 16 FET 증폭회로의 출력임피던스
Z_o
▶공통 드레인 회로
JFET 소스 플로워 전압이득은 1보다 작고 위상반전이 없다. 또 입력 임피던스는 매우 크고 출력임피던스는 매우 작다.
그림 17 소스 플로워(공통 드레인)회로
▷전압이득
교류신호의 출력은 소스 단지에서 취한다. 그림 18에서 출력전압은
V_ o = (g_M V_gs )(R_S || r_d )
전압
V_gs
는
V_gs = V_g - V_S = V_i - V_o
이므로 출력전압은
V_O = g_M (V_i - V_o )(R_s || r_d ) = g_m V_i (R_S || r_d ) - g_m V_o (R_ s || r_d )
이를 다시 쓰면
V_O [1+ g_M (R_s || r_d )] = g_m (R_S || r_d )V_i
따라서 전압이득은
A_v = V_o OVER V_i = { g_m (R_S || r_d ) } OVER { 1 + g_m (R_ s || r_d ) }
이 식에서 알 수 있는 바와 같이 전압 이득은 비반전이고 값은 1보다 작다.
g_M (R_s || r_d )
가 1보다 훨씬 커짐에 따라 이득값은 1에 접근한다.
그림 18 소스 플로워의 교류등가회로
▷입력임피던스
FET 소스 플로워의 입력 임피던스는 게이트저항의 값과 같다.
Z_i = R_G
게이트에 전압배분기가 있으면 입력저항은 다음과 같다.
Z_i = R_1 || R_2
▷출력 임피던스
그림 19 소스 플로워 교류등가회로
FET 소스 플로워의 출력 임피던스는 소스측을 들여다보는 임피던스이다. 그림 19를 보면 소스저항
R_S
가 전류원
g_m V_gs
와 병렬인 디바이스 출력저항
r_d
와 병렬로 연결되어 있다. 전류원을 저항
1/ g_m
과 직렬인 전압원으로 대치한 다음 전압원을 0으로 만들면 출력임피던스
Z_o
를 다음과 같이 쓸 수 있다.
Z_o = R_S || r_d || 1 OVER g_m
[참고 서적]
전자공학개론 정림사. 저자 김종훈 1998년 4월 20일 발행.
전자회로. 희중당. 김봉열 임제탁외. 1994년 12월 10일 발행.
Electronic Device and Circuit Theory PRENTICE HALL Robert L.Boylestad Louis Nashelsky

키워드

FET,   증폭기,   회로,   바이어스,   접지