가산기와 감산기
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목차

1. 실험제목

2. 실험목적

3. 사용부품 및 사양

4. 회로도 및 모의 실험 결과

5. 실험 결과 검토

본문내용

A2
A1
A0
B3
B2
B1
B0
d3
d2
d1
d0
C4
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실험 결과 검토
(1) 그림 6-11의 반 가산기 실험회로에서 입력 A.B의 변화에 따른 출력값 S와 C를 측정한 표 6-5가 이론치 표 6-1과 같은지 확인하여 보자
실험치와 이론치가 일치하였다.
s=a b, c=a b
(2) 그림 6-12의 전 가산기 실험 회로에서 입력변화에 따른 출력값의 측정치 Sn과 Cnㅇ르 나타낸 표 6-6을 이론치인 표 6-2와 비교 검토해 보자.
실험치와 이론치가 일치하였다.
Sn=An Bn Cn-1 Cn=Cn-1(An Bn)+AnBn
(3) 그림 6-13의 반 가산기 실험회로에서 실험 결과치 표 6-7과 이론치 표 6-4를 비교하여 보자
실험치와 이론치가 일치하였다.
d=A B b=A B
(4) 그림 6-14의 전 감산기 실험회로에서 실험 결과치 표 6-8과 이론치 표 6-4를 비교 검토 해 보자.
실험치와 이론치가 일치하였다.
bn=An Bn+Bn-1(An Bn)
dn=An Bn bn-1
(5) 그림 6-15의 2-bit 병렬 가산기 실험회로에서 표 6-9의 측정치 S0가 A0와 B0에 의한 반 가산기에서 얻어진 이론치와 같은지 확인하여 보자.
실험치와 이론치가 일치하였다.
S0=A0 B0
C1=((A1+B1) (A1 B1)(A0B0))
S1=(A0 B0) (A1 B1)
(6) 그림 6-15의 2-bit 병렬 가산기 실험회로에서 얻어진 출력값 표 6-9의 측정치 S1과 C1 이 전 가산기에서 얻어진 이론치와 같은지 확인하여 보자.
실험치와 이론치가 일치하였다.
(7) 그림 6-15의 2-bit 병렬 가산기 회로는 그림 6-11의 반 가산기 회로와 그림 6-12의 전 가산기 회로의 결합회로이다. 병렬 가산기 회로로써 가능함을 논리적으로 검토하여 보자.
(8) 그림 6-16의 2의 보수를 이용한 2진 4-bit 전 가산기와 전 감산기 회로에서 실험한 결과 치 표 6-10과 표 6-11을 이론치인 표 6-6과 표 6-8에서 비고 검토하여 보자.

키워드

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  • 페이지수6페이지
  • 등록일2004.03.04
  • 저작시기2004.03
  • 파일형식한글(hwp)
  • 자료번호#244111
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