연습문제 1,2장 and 3*8 디코더 구현하기

소개글

연습문제 1,2장 and 3*8 디코더 구현하기에 대한 보고서 자료입니다.

본문내용

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Q+ Z
타이밍도에서 파란색 부분은 Q와 Z가 변할 수 있는 간격을 나타냄.
(b) 클럭의 하강 에지와 같은 시간에 입력이 변한다고 할 때 플립플롭이 회로의 동작을 적 절하게 수행할 수 있는 셋업 타임과 홀드 타임의 최대값을 구하시오.
▷ 셋업 타임 = 20ns - 10ns = 10ns ( X에서의 변화로 인해)
▷ 홀드 타임 = tpmin + tpla = 5ns + 5ns = 10ns (Q에서의 변화로 인해)
1.16 D Qa
CLK
EC
(a) 다음 두 회로가 동일한 타이밍을 갖는지 알아 보시오
▷ 동일하지 않다.
첫 번째 회로는 클럭과 EC가 동기적으로 입력되고 두 번째 회로는 클럭과 EC가 한 게이트를 거쳐서 입력되므로 타이밍이 다르다.
(b) 주어진 타이밍도에 Qa와 Qb의 타이밍도를 그리시오.
(c) (a)의 답이 거짓이라면 두 개의 회로가 같은 타이밍을 갖기 위해서 두 번째 회 로에 어떤 변화를 주어야 하는지 설명하시오.
★ 2 장 연 습 문 제 ★
2.1 동시 진행문을 사용하여 다음의 조합회로의 VHDL 기술을 쓰시오. 각각의 5ns 의 지연 을 갖고 인버터는 2ns의 지연을 갖는다.
X <= A and B and C after 5ns;
Y <= B nor C after 5ns;
E <= X or d after 5ns;
F <= A nand Y after 5ns;
FI <= not F after 2ns;
Z <= E xor FI after 5ns;

Enable
S
R
Q
0
X
X
전상태 유지
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전상태 유지
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불허용
2.5 S-R 래치의 VHDL 기술을 쓰시오.
(a) 조건 할당문 (conditional assignment
statement)을 사용하시오.
enable 신호가 있는 S-R 래치의 진리표
▷▶▷ VHDL 문
▶▷▶ 실행 결과 (Enable 신호는 숨겼습니다.)
(b) 특성식(characteristic equation)을 이용하시오.
특성석 Q(t+1) = S + R'Q
(c) 두 개의 논리 게이트를 사용하시오.
NOR 게이트 2개를 사용
2.6 게이트가 있는 D 래치는 G=0 일 때 자기의 값을 유지하고 G=1 일 때 출력은 D값에 따른다. process 를 사용하여 게이트가 있는 D래치의 VHDL 기술을 쓰시오.
▷▶▷ VHDL 문
▶▷▶ 실행 결과
★ Q U I Z 38 디코더 구현하기 ★
▷▶▷ VHDL 문
▶▷▶ 실행 결과
★ 과제를 마치며...
이번 숙제를 하며 VHDL 이라는 프로그램을 많이 배우게 되었고, 과제를 하는 과정에 있어서 관련서적과 인터넷을 조사하였고, 같은 수업을 듣는 친구와 스터디 모임을 통해 어렵게나마 완성할 수 있었습니다.
1장의 그림은 p-spise 를 사용하여 회로도 및 타이밍도를 작성하였으며, 2장은 max plus를 사용하여 작성하였습니다.

키워드

VHDL,   3*8 디코더,   코딩,   결과,   Max plus,   박세제,   디지털회로설계,   경희대