예비,결과보고서 - 4-Phase clock 발생기

목차

● 4-Phase clock 발생기

●예비 실험

●결과 보고서

● 실험

●고찰

●비고 및 고찰

본문내용

Phase Clock(다위상클럭)은 클럭신호가 서로 다른 위상으로 중첩 또는 비중첩으로 구성된다.
임의의 시간에 오직 1개의 출력만 1이 되고, 나머지는 모두 클리어 된다.
각각의 출력은 클럭펄스의 하강연에서 1이 되고, 다음 펄스의 하강연이 나타날 때까지 1의 상태를 유지한다. 타이밍 신호는 클럭펄스에 의하여 인에이블 되면 위상이 다른 여러 개의 클럭펄스를 생성한다. Multi-Phase Clock(다위상클럭)펄스는 서로 다른 주기를 가지고 다른 레지스터를 제어하는데 사용된다.
다상크럭은 많은 비중첩 양.부펄슬로 구성되었다. 이런 클럭은 디지털 시스템에서 종종 필요로 하고 있다. 예를들면 마이크로 프로세서는 보통 01 02 로 불리는 비중첩의 2상 클럭을 필요로 한다. 각 클럭파형은 연속적인 양의 펄스로 구성되어있다. 그러나 동시에 두 개의 파형이 양의 레벨로 되는 것은 불가능하기 때문에 어느 정도의 간격을 두고 있다. 따라서 양의 펄스는 비중첩된다고 말한다.
4상 클럭(4-PHASE CLOCK)
이 실험에서 4상 클럭은 3종류의 IC를 연결하여 구성하였다. 이 세 개의 IC는 4개의 클럭파형 01 02 03 04 를 발생시키기 위해 연결되었다. 각각의 파형은 부의 펄스로 구성되어있고 파형은 주어진 시간에 단지 하나의 부의 펄스파형만이 발생된다. 더욱이 각각의 부의 펄스는 이상이 없음을 보증한다.






<그림 10-1> 2-phase clock ; nonoverlappaing
●예비 실험
실험 2. 기본적인 출력 파형을 알아보는 회로를 만들어 max-plus2를 이용하여 확인해 보았다.
실험 1. 오실로스코프는 어느 단자의 출력파형을 알아볼 수 있다.
오실로스코프를 max-plus2에서 출력단자로 연결하여 파형을 알아보았다.
실험 3. 오실로스코프를 첫 출력단자에 연결하고 원래 두 7476에 연결되어 있던 채널 A를 그 단자에 연결하였다.
실험 4. 처음 출력과 반대의 결과가 나오도록 7404를 연결하여 출력을 다시 확인하였다.
●결과 보고서
● 실험
<그림 10-2>
1. <그림 10-2>처럼 회로를 만들고, 클럭입력(CLK)에 구형파를 인가하라. 오실로스코프를 플립플롭 출력 QA에 동기시키고 채널 A로 QA를 관찰하라. QA와 Qn를 비교하여 클럭에 대한 각 출력그려라.
맥스에서 본 결과 클럭의 상단에지에서 QA와 QB가 시작되는데 실험에서는 하단에지에서 발생하였다.
2. Y0, Y1, Y2, Y3의 출력을 관찰하고, 파형을 그려보아라.
맥스에서는 계속 파형이 겹치는 현상이 나타났다. 이 문제는 클럭을 주는데 조정이 필요한 것 같다. 하지만 네 번의 출력이 일정한 클럭을 두고 변화하는 것을 볼 수 있었기 때문에 상관하지 않았다. 또 출력이 Y2와 Y3가 Q4, Q3로 바뀌어 나오는 것을 볼 수 있는데 이것은 고찰 문제에서 생각해 보기로 하겠다.
3. 오실로스코프를 Q1에 동기 시키고, 채널 A에 Q1을 연결한 후 Q1에 대하여 각 파형을 그려보아라.
4. <그림 10-3>과 같은 파형이 나타나도록 <그림 10-2>의 회로를 변화시키고 측정하라.
<그림 10-3>
이는 3상클럭의 파형이라고 하였다.
앞의 4상클럭과의 차이점은 클럭의 상단 에지에서 출력이 나타난다는 것이다.
●고찰
1. QA, QB, CLK, CLK'의 표현으로 Φ1, Φ2, Φ3, Φ4의 논리방정식을 써라.
CK
A B
Φ1 Φ2 Φ4 Φ3
0
1
1
1
1
X X
1 0
1 1
0 1
0 0
1 1 1 1
1 0 1 1
1 1 1 0
1 1 0 1
0 1 1 1
QAQB
CK
00 01 11 10
Φ1 = QA + QB + CLK'
0
1 1 1 1
1
0 1 1 1
QAQB
CK
00 01 11 10
Φ2 = QA' + QB + CLK'
0
1 1 1 1
1
1 1 1 0
QAQB
CK
00 01 11 10
Φ3 = QA' + QB' + CLK'
0
1 1 1 1
1
1 1 0 1
QAQB
CK
00 01 11 10
Φ4 = QA + QB' + CLK'
0
1 1 1 1
1
1 0 1 1
2. 만일 Φ1 이 출력 Y0 에 Φ2 가 출력 Y1 에 나타나면 Φ3 는 Y2 에 나타나야 하는데, 왜
Φ3 가 출력 Y3 에 Φ4 가 출력 Y2 에 나타나는지를 설명하라.
CK
A B
Φ1 Φ2 Φ4 Φ3
0
1
1
1
1
X X
1 0
1 1
0 1
0 0
1 1 1 1
1 0 1 1
1 1 1 0
1 1 0 1
0 1 1 1
2진수 즉 00, 01, 10, 11의 숫자를 가지고 4가지 위상이 차이가 나왔다. 여기서 상태를 나타내는 00, 01, 10, 11를 보면 00에서 01롤 변하거나 그의 역일 때는 단지 끝자리하나만 변한다. 하지만 01에서 10으로 변할 시에는 두 자리의 비트가 변하므로 이는 01에서 11로 변하면 앞의 한자리만이 변하므로 4번째 11먼저 써준다. 또한 아래의 표에서 보면 00→01→11→10으로 위상이 변화하였으므로 그 순서대로 써준다.
●비고 및 고찰
이번 실험은 예비보고서를 쓸 때 max-plus2 를 가지고 회로를 구성하여 시뮬레이션을 해보았었다. 웨이브폼에서 파형의 결과가 겹치기도 하였지만 4상클럭 출력 파형들의 특성은 충분히 알 수 있었다. 그것을 보아가며 실험을 하니 실험이 틀렸는지 맞는지도 알 수 있어서 편했다.
저번 실험엔 클럭을 입력과 똑같이 변화 시켜가면서 주었지만 이번 실험부터는 함수 발생기를 이용하였다. 시간은 60Hz의 간격을 주었고 사각파형으로 클럭을 만들었다.
또 파형은 오실로스코프를 통하여 관찰하였는데 전압간격과 시간간격을 파형을 쉽게 관찰 할 수 있도록 조정했다. 두개의 파형을 아래위로 놓아 쉽게 관찰 할 수 있었다. 잡음이 들어가 파형이 많이 흔들리기도 하였지만 접지를 잘 시키고 회로의 와이어를 조정하였더니 정확한 파형이 나왔다. 파형을 그릴때는 STOP을 시켜놓아 쉽게 보았다.
이번 실험으로 한번의 클럭으로 4개의 일정한 간격으로 다른 출력을 낼 수 있었다. 이것을 이용하면 일정한 시간간격으로 작동하는 무언가를 만들어 실생활에 이용할 수 있을 것 같았다.

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