JFET 공통 드레인, 게이트 증폭기 실험 및 시뮬레이션

소개글

JFET 공통 드레인, 게이트 증폭기 실험 및 시뮬레이션에 대한 보고서 자료입니다.

목차

1. 목적
2. 이론
3. JFET 공통 드레인 증폭기 P-spice 시뮬레이션 수행 결과
4. 시뮬레이션 결과

본문내용

공통 게이트 증폭기는 공통 베이스 증폭기(BJT)와 유사
낮은 입력저항 Rin(source) = 1/gm
전압이득은 공통소스증폭기와 동일(Av = gmRd)
FET(Fileld-Effect Transistor)이 고입력 임피던스를 갖는 이유
간단히 말씀 드리면 FET의 물리적 구조 때문입니다. 게이트와 드레인 소스가 떨어져 있기 때문입니다. 입력 전압이 금속박막(게이트)에 가해지면 입력과 접지사이에 전계가 형성되어 드레인과 소스 사이에서 마치 잘닥인 길을 만들어주어 출력전압이 나오잖아요. 입력 측과 접지측은 도선으로 연결된 것이 아니고 떨어져서 사이에는 유전체이니 거의 무한대에 가까운 입력저항을 가지게 되는 것입니다.
증폭기내부에서 입력저항이 높아야 하는 이유는 입력 신호가 소자내부에 그대로 전달 되어야합니다 (신호를 왜곡 하지 않고 그대로 전달). 그럴려면 증폭기 외부의 저항들에 비해 내부입력저항은 무지 커야 합니다.(전압분배 법칙) 입력 저항이 무한대이면 입력신호가 그대로 전달됩니다.
또한 출력저항을 작게 하는 이유는 증폭된 신호가 부하에 최대로 전달되기 위해서는 증폭기내부저항이 무지 작아야 신호가 손실 없이 부하에 최대로 전달됩니다(전압분배법칙).
공통드레인, 게이트 ,소스 나름대로의 이점들을 살려 다단으로 증폭기를 설계하면 좋은 이득 고입력 저출력 저항을 가지는 증폭기를 설계할 수 있습니다,
3. JFET 공통 드레인 증폭기 P-spice 시뮬레이션 수행 결과
회로도 )
시뮬레이션 결과 )
JFET 공통 게이트 증폭기 P-spice 시뮬레이션 수행 결과
회로도 )
시뮬레이션 결과 )

키워드

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