[A+ 결과] 논리회로 가산기와 감산기실험 사진 및 파형 모두첨부

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[A+ 결과] 논리회로 가산기와 감산기실험 사진 및 파형 모두첨부에 대한 보고서 자료입니다.

본문내용

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《2bit parallel adder Truth table & 측정값》
우선 입력이 많아서 회로 설계가 복잡하였지만, 간단하게 구성할 수 있었다. 측정할 값이 많아서 시간이 오래결렸으나, 예비보고서에서 작성한 표와 일치하는 결과가 나와서 만족스러웠다. 구성을 살펴보면, 아랫단의 합과 윗단의 합으로 구성되어 있는데, 아랫단의 자리올림을 윗단에 입력하는 방식으로 합을 나타내고 있다. 하나의 숫자를 예를 들어보면 보다 쉽게 이해 할 수 있다. 수많은 입력을 통하여 2-Bit parallel adder의 특징을 이해할 수 있었다.
(4) 7486 .7400을 이용하여 반감산기를 구성하라.
◎ 반감산기
《예비보고서에서 구성한 반감산기》
반감산기(HS : half subtracter)는 한 자리인 2진수를 뺄셈하여 차(difference)와 빌림 수(borrow)를 구하는 회로이다. 한 자리의 2진수를 뺄셈하는 형태를 네 가지 조합이 발생한다.
《반감산기 실험 사진》
①회로구성
inverter하나를 추가하여 XOR GATE, AND GATE를 이용하여 반감산기 회로를 구성하였다.
회로구성은 간단하게 하였고, Vcc=5V와 Gnd를 설정해 주었다.
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《반감산기 TRUTH TABLE & 측정값 & 카르노맵》
결과값은 예비보고서에서 조사한 이론값과 일치하였다. 간단히 분석해보면, 출력 부분에서 B는 X와 Y의 크기에 따라서 0또는 1이 된다는 것을 알 수 있었다. 반감산기를 통하여 감산의 과정을 쉽게 이해할 수 있었다.
(5) 예비보보서 문제 5에서 구한 전감산기를 구성하여 동작 결과를 확인하라.
◎ 전감산기
전감산기(FS : full subtracter)는 두 자리 이상의 2진수를 계산할 수 있는 회로이다.
《예비보고서에서 구성한 전감산기》
피감수 A, 감수는 B, 아랫자리에서의 빌림수를 C, 출력은 차 D, 현재 자리에서 발생한 빌림을 Bn이라 할 때의 진리표.
《전감산기 실험 사진》
①회로구성
INVERTER GATE, XOR GATE, OR GATE, AND GATE를 이용하여 전감산기 회로를 구성하였다. Vcc = 5V로 Gnd또한 설정하여 주었다.
Input
Output
X
Y
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《전감산기 Truth Table & 측정값》
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《Borrow에 대한 카르노맵》
《Difference bit에 대한 카르노맵》
입력에 따른 출력값은 예비보고서에서 조사한 값과 일치하게 나왔다. 간단히 분석해 보면 전감산기란 바로 전단 위치의 디지트에 빌려준 1을 고려하면서 두 비트의 뺄셈을 수행하는 회로라고 볼 수 있다. X,Y,Z 의 세 개의 인풋을 가지고 2개의 출력을 나타낼수 있다. B와 D가 출력으로 나타나는데, 빌림과 차를 나타내는 출력 기호이다. 전감산기에 대한 실험을 통하여 이론으로 알고있던 사실을 증명 할 수 있었고, IC가 4개나 되는 바람에 긴장하고 실험에 임하였지만, 미리 공부를 해온 탔에 쉽게 실험을 마칠 수 있었다.
실험감상
가산기와 감산기 실험을 통하여 이론으로만 학습하고 이해하던 원리를 직접 증명해 볼 수 있었다.
감산과 가산의 과정을 IC를 이용하여 직접 설계하여 보고, 진리표를 통하여 측정값을 점검하는 과정이
처음에는 많이 어렵고 복잡하였으나, 이제 숙달되어가는게 느껴져 보람차고 즐겁게 느껴진다.

키워드

가산기,   감산기,   ADDER,   논리,   논리회로 ,   논리회로 실험,   전자공학,   전자실험