[논리회로실험] 실험8. 전가산기와 전감산기 예비보고서

본문내용

: C0
그림 8-3. 전가산기의 C0
표 8-3.E
X
Y
Ci
C0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
3. 반가산기에 의해 구성된 전가산기
X + Y + Ci
그림 8-4. 반가산기에 의해 구성된 전가산기
표 8-4.E
X
Y
Ci
C0
S
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
4. 2비트 병렬 2진 가산기
X1X0 X1 X0
+ Y1Y0= Y1 Y0
SUM C01 S1 S0
주의 : “+”는 덧셈을 의미한다.
그림 8-5. 2비트 병렬 2진 가산기
(a) 그림 8-5의 회로는 2비트 병렬 2진 가산기로서 숫자 X1X0 및 Y1Y0와 합 C01S1S0를 2진 수로 표시하였을 때, X1X0 + Y1Y0 = C01S1S0의 덧셈을 수행한다. 표 8-5E는 두 부분으로 되어있는데, 실험실 데이터에 대한 실험 데이터 부분과 실제의 2진수 덧셈에 대해 실험데 이타를 검사하기 위한 2진수 등가부분이 있다 표 8-5E의 각 행은 그 다음 행을 처리 하기 전에 완성하여야만 한다. 실험 데이터부분을 완성하기 위해 그림 8-5에 지시된 점의 전압을 측정하여 기록하시오.
이제 표 8-5E의 2진 등가부분을 완성해야만 한다. 데이터가 2.5V 이상을 논리 1로, 0.5V 이하를 논리 0인 정논리를 이용하여 2진 숫자로 X1X0 과 Y1Y0를 표현하시오. 실제로 그 것을 수식적으로 더하고, SC행에 계산된 합의 값을 넣는다. 이제 실험 데이터부분으로부 터 합 SE = C01S1S0(실험값)을 2진수로 구하여 SE열에 기록한다. 몰론, SC와 SE는 일치해 야 하며, 일치한다면 다음행을 처리하고, 그렇지 않다면, 담당교수에게 도움을 청한다.
표 8-5E
Experimental Data
Binary Equivaents
(in Binary Notation)
X1
X0
Y1
Y0
C0
C01
S1
S0
X1X0
Y1Y0
X1X0
+
Y1Y0
C01S1S0
(실험값)
SC
SE
0
0
0
0
1
1
1
1
1
0
1
1
0
1
1
0
5. 4비트 2진 전가산기와 그의 보수를 이용한 4비트 2진 전감산기
IC 7483은 MSI 4비트 2진 전가산기이다.
다음 회로의 합 또는 차의 출력은 FPGA의 LED로 출력핀을 설정하여 FPGA의 LED로 출력을 확인한다.
그림 8-6의 Select 단자는 add 또는 subtract를 선택하는 단자임에 유의하시오.
표 8-6E와 표 8-7E의 2진수를 더하고 빼면서, 동시에 10진수로 바꾸어 결과를 확인하시오.
표 8-6E 4비트 2진 가산
Binary:
A plus B plus C0 = sum
Decimal:
A+B=S
A3A2A1A0
B3B2B1B0
C0
C4
S3S2S1S0
1
1010
0101
0
2
1010
0011
0
3
1111
0110
0
4
1111
1111
0
그림 8-6. 4비트 2진 전가산기/2의 보수를 이용한 2진 전감산기
표 8-7E. 4비트 2의 보수 감산기
Binary:
A minus B = difference
Decimal:
A-B=D
A3A2A1A0
B3B2B1B0
C4
S3S2S1S0
1
1010
0101
2
1010
0011
3
1111
0110
4
1111
1111
5
0101
1010
5. 실험 고찰
1. 전가산기의 진리표에 대해 실험 1, 2, 3의 전가산기 실험값을 비교하시오. 여러분의 실험값을 논의하시오. 다음 회로에 대해 전가산기의 출력을 구하는 원리를 설명하시오.
(a) 실험 1과 2의 회로
(b) 실험 3의 회로
2. 실험 2에서 전가산기의 C0는 올바른 결과를 나타내었는가? 또 실험회로가 다음의 부울 대수식과 등가임을 설명하시오 (힌트: 카르노 맵을 이용하시오).
3. 전감산기의 자리내림 B0는 부울 대수식으로 표시하면 가 된다. 카르노 맵을 이용하면 로 간소화할 수 있음을 보이시오.
4. 실험 4(b)에서 계산된 합 SC와 실험에서 구한 SE는 같은가?
5. 그림 8-7에서 덧셈과 2의 보수 뺄셈을 수행할 때, Select 단자가 어떻게 IC 7483/7486을 제어하는지 설명하시오.
6. 표 8-6E에서 구한 C4값에 대하여 설명하시오.
7. 표 8-7E에서 구한 C4와 S3S2S1S0에 대하여 설명하시오
8. 회로 8-4의 전 가산기를 이용하여 4-bits 전 감산기를 구현하여 회로도와 파형을 제출하시오. (Hint) 감산의 2의 보수를 한 값과의 가산이다.
6. 필요한 결과
표 8-1E
Full-Adder
X
Y
Ci
S
X
Y
Bi
D
0
0
0
0
0
1
Full-Subtractor
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-2E
Full-Adder
X
Y
Ci
S
Full-Subtracter
X
Y
Bi
D
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-3.E
X
Y
Ci
C0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-4.E
X
Y
Ci
S
C0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-5E
Experimental Data
Binary Equivaents
(in Binary Notation)
X1
X0
Y1
Y0
C0
C01
S1
S0
X1X0
Y1Y0
X1X0
+
Y1Y0
C01S1S0
(실험값)
SC
SE
0
0
0
0
1
1
1
1
1
0
1
1
0
1
1
0
표 8-6E 4비트 2진 가산
Binary:
A plus B plus C0 = sum
Decimal:
A+B=S
A3A2A1A0
B3B2B1B0
C0
C4
S3S2S1S0
1
1010
0101
0
2
1010
0011
0
3
1111
0110
0
4
1111
1111
0
표 8-7E. 4비트 2의 보수 감산기
Binary:
A minus B = difference
Decimal:
A-B=D
A3A2A1A0
B3B2B1B0
C4
S3S2S1S0
1
1010
0101
2
1010
0011
3
1111
0110
4
1111
1111
5
0101
1010

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