MOSFET를 이용한 Digital Loagic Gate( AND, OR GATE )설계

소개글

MOSFET를 이용한 Digital Loagic Gate( AND, OR GATE )설계에 대한 보고서 자료입니다.

목차

1장 Overview
2장 Hand Calculation
3장 Pspice Simulation
4장 실험결과

본문내용

1장 Overview
A. 설계 목표
MOSFET를 이용한 Digital Loagic Gate( AND, OR GATE ) 구현하라.
B. 이론적 배경

≪ 그 림 ≫

3.MOS FET에 대한 이론
MOSFET의 게이트는 매우 작고 뛰어난 특성을 갖는 커패시터이며, 채널을 통한 전도는 게이 트와 소스사이에 인가된 전압에 의하여 제어된다.그러므로 MOSFET의 입력전류는 J-FET에 비한다면 입력전류와 대립이 되는 커패시터의 누설전류로서, 이는 역방향바이어스된 pn접합 의 누설전류이다. 따라서 MOSFET의 입력임피던스는 J-FET에 비하여 수십배 또는 그 이상 의 큰 값을 갖는다. MOSFET의 Gate는 절연물질의 SiO_2 층을 채널전면에 걸쳐서 침착시키는데 이러한 얇은 SiO_2 층 위에 금속물질이 놓이게 된다. 그림 5-19는 대표적인 MOSFET의 구조형태를 보인 것이다.

≪ 그 림 ≫

MOSFET의 동작 특성은 세부적인 구조에 따라 구분되는 공핍형(depletion-mode)이나 증가형(enhancement- mode)이 있다. 그림 5-20(a)는 n채널 MOSFET의 특성을 나타낸 것 이다. 공핍형에서 채널은 정상적으로 도체이며, 이 때문에 J-FET에서와 같이 전류의 흐름이 감소될 수도 있고, 충분한 게이트전압이 인가됨에 의하여 차단까지도 가능하다. 증가형에서 는 채널이 정상적으로 차단상태이며, 게이트전압을 인가함에 따라 줄이거나 또는 늘릴(증가) 수 있으며, 제어할 수가 있게 된다. 공핍형 MOSFET는 그림 5-20(d)에 나타낸 것처럼 증가 형에서도 동작할 수 있다. 게이트의 정전용량은 매우 작으며, 따라서 입력임피던스는 매우 높다. 그래서 게이트는 어떤 전압레벨 이상에서 매우 쉽게 하전될 수 있으므로, 커패시터의 좁은 SiO_2 유전체가 파괴될 수 있다. 대략 50V정도의 전압으로 파괴되며, 이는 정상적인 취급에 따라 발생하는 정전하들에 의하여 쉽게 유도될 수 있음을 의미한다. 이러한 이유 때문에 이들 소 자들은 리이드들을 서로 단락시켜서 흔히 패키지화 한다. 게이트와 드레인 사이 및 게이트와 소스 사이의 고유의 정전용량(고주파응답을 제한)은 대체로 MOSFET에서 더 낮으므로, 일반적으로 고주파응답이 JFET에 비하여 더욱 좋다. JFET가 온도에 따라 지수적으로 증가하는 입력누설전류를 갖는데 반하여, MOSFET에서는 온도의 영향이 최소가 된다. MOSFET는 오늘날 보편적으로 이용할 수 있는 온도의 영향을 적게 받는 반도체소자이다.

키워드

gate,   mosfet,   digital logic,   pspice,   and,   or,   fet,   설계