실험 19. 카운터 회로(예비보고서)

소개글

실험 19. 카운터 회로(예비보고서)에 대한 보고서 자료입니다.

목차

▣ 실험 목적
▣ 실험 이론
(1) 비동기식 카운터
(2) 동기식 카운터
▣ 예비과제
(1) 비동기식 카운터(Asynchronous counter)의 원리를 설명하라.
(2) 비동기식 카운터의 장단점을 열거하라.
(3) 비동기식 카운터에서 클럭펄스의 주파수가 높아지면 어떠한 현상이 일어날 것인가를 예측하라.
(4) <그림 19.8> 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 출력이 0-9까지 10진수로 증가하도록 나타내어라.(단, MyCad의 ‘시그널 합치기...’를 이용하고, 입력 CLK의 주기는 60ns이다.)
(5) JK 플립플롭을 이용한 동기식 감산 16진 카운터를 설계하고 각 지점의 파형을 도시하라.
(6) 리플캐리 감산 16진 카운터를 설계하라.
(7) <그림 19.13> 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고 기본 ring 계수기에 비해 어떤 장점이 있는지 설명하시오.(단, 입력 CLK의 주기는 100ns)
(8) 8진 비동기식 up 카운터를 D플립플롭을 이용하여 설계하라.
(9) <그림 19.14> down 카운터에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 출력이 15-0까지 10진수로 감소하도록 나타내어라.(단, MyCad의 ‘시그널 합치기...’를 이용한다. 입력 CLK의 주기는 40ns이다.)

본문내용

d, fmax= 1 / (N ×tpd)
N개의 플립플롭을 리플 연결시 fmax이하로 동작
(2) 동기식 카운터
동기식 계수기는 장치를 구성하고 있는 모든 플립플롭이 하나의 공통된 클럭신호에 의해 구동되는 장치를 의미하며, 모든 플립플롭이 같은 시간에 자기 각자의 입력을 보고 그에 따라 자기 상태를 바뀐다.
동기식 카운터는 모든 플립플롭에 클럭신호가 병렬로 동시에 인가되기 때문에 계수속도가 빠른 장점이 있으나 비동기식 카운터에 비하여 복잡하다는 단점이 있다.
Ring counter
마지막 플립플롭 출력을 첫단 플립플롭에 입력으로 feedback 연결한다. 클럭의 PGT에서 1 비트씩 우로이동(shift right)하여, 마지막 비트는 피드백 된다. N 비트 링 카운터는 MOD-N카운터라고 한다.
Johnson Counter
Johnson 계수기는 Moebius 계수기라도 알려져 있는데, 기본 ring 계수기의 입력을 최종단계의 출력값을 한번 뒤틀어 귀환시킨 값을 갖는다. 이런 귀환방식을 twist-around라고도 한다.
▣ 예비과제
(1) 비동기식 카운터(Asynchronous counter)의 원리를 설명하라.
비동기식 카운터는 첫 번째단의 플립플롭에 클럭이 연결되어있고, 이 첫 번째단 플립플롭의 출력이 다음 두 번째단 플립플롭의 클럭에, 두 번째단 플립플롭의 출력이 세 번째단 플립플롭의 클럭에 이러한 방식으로 연결이 된다. 첫 번째 플립플롭을 작동시키면 첫 번째 플립플롭이 두 번째 플립플롭을 작동 시키고 두 번째 플립플롭이 세 번째 플립플롭을 작동시키고 이러한 원리로 비동기식 카운터는 작동된다.
(2) 비동기식 카운터의 장단점을 열거하라.
장점 : 조합 논리회로가 필요 없을 정도로 회로가 간단하다.
(동기식 카운터에 비해 회로가 간단해 진다)
단점 : 플립플롭들은 동일 클럭에 변하지 않고, 한 플립플롭의 출력이 다른 플립플롭의 클럭으로 동작하기 때문에 지연시간이 길어지게 된다.
시스템의 상태는 모든 플립플롭의 전이가 완료될 때까지 결정되지 않는다.
(3) 비동기식 카운터에서 클럭펄스의 주파수가 높아지면 어떠한 현상이 일어날 것인가를 예측하라.
비동기식 카운터는 모든 플립플롭의 전이가 완료될 때까지 결정되지 않는다. 이 말은 모든 플립플롭이 작동이 완료가 되려면 시간이 어느 정도 걸린 다는 뜻이다. 따라서 클럭펄스의 주파수가 높아지면 모든 플립플롭이 작동이 완료 되기전에 또 다른 신호가 들어와 신호가 겹치게 될것이다. 이렇게 되면 원하는 출력 신호를 얻지 못할 것이다.
(4) <그림 19.8> 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 출력이 0-9까지 10진수로 증가하도록 나타내어라.(단, MyCad의 ‘시그널 합치기...’를 이용하고, 입력 CLK의 주기는 60ns이다.)
(5) JK 플립플롭을 이용한 동기식 감산 16진 카운터를 설계하고 각 지점의 파형을 도시하라.
(6) 리플캐리 감산 16진 카운터를 설계하라.
(7) <그림 19.13> 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고 기본 ring 계수기에 비해 어떤 장점이 있는지 설명하시오.(단, 입력 CLK의 주기는 100ns)
이회로는 동기식으로 되어있기 때문에 기본 ring 계수기에 비해 속도가 빠르다는 장점이 있다.
(8) 8진 비동기식 up 카운터를 D플립플롭을 이용하여 설계하라.
(9) <그림 19.14> down 카운터에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 출력이 15-0까지 10진수로 감소하도록 나타내어라.(단, MyCad의 ‘시그널 합치기...’를 이용한다. 입력 CLK의 주기는 40ns이다.)

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