순차회로_예비보고서

목차

1. 실험 목표

2. 실험 준비물

3. 예비 이론

4. 실험 방법 및 시뮬레이션

5. 고찰

본문내용

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위의 플립플랍 입력 진리표를 근거로 해서 K-map을 이용해 간략화 한 다음 각각에 대해서 입력 방정식을 구하면 아래와 같다.
[점검문제 9.3] 다음 상태 다이아 그램을 VHDL로 프로그램 하시오.
VHDL을 작성하면 다음과 같다.
위의 다이어그램은 상태변수가 4개인 경우이다. 출력은 클록이 활성화 될 때에만 변한다. 상태(state)가 01 → 10 → 11 → 00 으로 변할 때 출력 Q는 1000 → 0100 → 0010 → 0001로 변한다. 총 4개의 상태로 변화가 반복된다.
4. 실험 방법 및 시뮬레이션
[예비실험 1] 위의 그림 9.4의 회로의 출력을 출력하시오.
50ns의 클록의 주기를 40ns로 바꾸고 출력하시오.
회로를 작성하고 시뮬레이션 해보면 다음과 같다.
A,B 모두 0일때 x가 1이면 클록이 활성화 될 때(120ns 시점에) A는 0, B는 1로 바뀌는 사실을 알 수 있다. A는 0, B는 1일때 x가 1이면 클록이 활성화 될 때(280ns 시점에) A는 1, B는 0으로 바뀜을 확인할 수 있다. 440ns와 600ns의 시점에도 A와 B의 값이 바뀌는 것을 확인할 수 있다. 출력 Y는 A, B, X가 모두 1일 때에만 1로 출력됨을 확인할 수 있다. 플립플랍은 클록이 활성화 될 때에만 출력값을 나타내는데 출력파형을 보면 모두 클록이 활성화 될 때에만 출력값이 변하는 것을 확인할 수 있다.
[예비실험 2] 표 9.1의 순차 회로를 JK 플립플랍으로 설계하고자 한다.
활성화 표를 참조하여 입출력 식을 구하시오.
현 상태 Q(t)
입력
다음 상태 Q(t+1)
플립플랍 입력
A
B
x
A
B
JA
KA
JB
KB
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Q(t)
Q(t+1)
JK
J
K
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00, 01
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X
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10, 11
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X
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11, 01
X
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00, 10
X
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J-K 플립플랍의 활성화 표를 참조하여 플립플랍의 입력을 구성하면 다음과 같다.
위의 진리표를 근거로 K-map으로 간략화 하여 입력 방정식을 구하면 아래와 같다.
따라서 출력 방정식은 y = ABx 이다.
[예비실험 3] 위의 회로를 VHDL로 설계하시오.
VHDL 코드로 설계하면 다음과 같다.
계속 이어집니다.
입력 x가 1이고 클록이 활성화되는 시점에서 00 → 01 → 10 → 11로 변화되는데, 4개의 상태로 변화가 계속 반복된다. 출력 Q의 경우 입력 x가 1이고 상태(state)가 11 에서 00으로 바뀌는 시점, 클록이 활성화 되는 시점에서만 출력이 1이 됨을 알 수 있다. 그 상태를 유지하다가 x가 0 이고 클록이 활성화 되는 시점에서는 다시 0 으로 바뀌는 사실을 확인할 수 있다.
[예비실험 4] 실제 J-K 플립플랍을 가지고 실험한 뒤에 시뮬레이션 결과와 비교하시오.
회로를 작성하고 시뮬레이션 해보면 다음과 같다.
GRID SIZE를 500ms(0.5초)로 하였고 END TIME을 15초로 주었다. A와 B의 파형을 자세히 살펴보면 입력 X가 1이고 클록이 활성화되는 시점에서 00 → 01 → 10 → 11로 변화됨을 알 수 있고 4개의 상태로 변화가 반복된다. 출력 Y의 경우 입력 X가 1이고 A와 B가 모두 1이 되는 시점, 클록이 활성화 되는 시점에서 출력이 1로 나타남을 알 수 있다. Y에 1이 출력될 때 LED가 깜빡거릴 것이다. 따라서 위의 파형을 살펴보면 5.5초 쯤의 시점에서 LED가 켜질 것이다.
[예비실험 5] D 플립플랍으로 설계할 경우와의 차이점은 무엇인가?
D 플립플랍으로 순차회로를 설계할 경우 다음과 같다.
현 상태 Q(t)
입력
다음 상태 Q(t+1)
플립플랍 입력
A
B
x
A
B
DA
DB
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따라서 출력 방정식은 y = ABx 이다.
D 플립플랍의 경우가 더욱 간편하지만 입출력 방정식을 비교해 보면 D 플립플랍의 경우가 J-K 플립플랍의 경우보다 더 많은 게이트를 사용하기 때문에 회로 구성은 더욱 복잡해진다. 입출력 방정식에서 차이가 나는 이유는 활성화 테이블에서 J-K 플립플랍이 D 플립플랍보다 don't care가 더욱 많아지기 때문이다.
5. 고찰
이번엔 순차회로의 개념에 대해서 알아보았다. 중요한 개념 중 하나는 state이다. 가상 시뮬레이션을 통해 현재 상태(present state)는 입력 신호가 들어간 시각에서 플립플랍 출력 Q의 상태, 다음 상태(next state)는 입력 신호에 플립플랍이 반응한 후 결과 상태의 출력 Q를 의미한다는 것을 알 수 있었다. 8장에서 이미 다룬 내용이지만 플립플랍은 클록이 활성화 될 때에만 출력이 나타난다는 점을 알 수 있었다. 그리고, J-K 플립플랍과 D플립플랍의 설계과정에서의 차이와 입출력 Equation을 통해 설계된 회로의 차이가 다르다는 점에 대해서도 알게 되었다. 저번 실험에서도 플립플랍에 관한 실험을 했었는데 이번 실험에서도 결과적으로는 플립플랍에 관한 실험이다. 챙피한 일이지만 저번 실험에서는 회로의 구성에 너무나도 많은 시간이 소요되었다. 이번 실험에서는 시뮬레이션을 통해 알게 된 개념을 생각하면서 회로를 구성하는데 걸리는 시간을 단축하고 좀 더 효율적인 체험학습이 될 수 있도록 노력 해야겠다.

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순차회로,   디지털회로,   디지털,   예비,   사전