디지털회로설계 FPGA와 Sea Of Gates

소개글

디지털회로설계 FPGA와 Sea Of Gates에 대한 보고서 자료입니다.

본문내용

용은 표준 패키지와 핀아웃을 사용하는 것에 의해 감소된다.
○ 테스트와 생산 비용은 공통의 테스트 설비를 다시 사용하는 것에 의해 감소된다.
LSI Logic과 같은 회사는 게이트 배열기술을 게이트 배열구조와 전용의 고속 I/O회로를 결합함으로써 진보시켰다. 그들의 Rapidchip 기술은 2천만 게이트, 10Mbits의 RAM메모리 그리고 4.25 Gbps까지 I/O속도를 높인 집적화된 RISC코어를 자랑한다. 300MHz의 범위의 속도는 특별히 설계된 논리 블록으로 가능하다.
그들의 시스템온칩 기술에서의 사용 이외에 고정된 기능 칩에 재프로그램 가능한 논리의 영역을 제공하기 위해 주문형 칩에 사용될 수 있는 GA/SOG 기술을 검토할 가치가 있다. 기본적인 GA/SOG 접근 방법이 그림 8.25에 보인다. nMOS와 pMOS 트랜지스터의 행이 칩 영역 전체에 걸쳐 배열된다. 각각의 논리 행은 n행과 p행으로 구성된다. 게이트 배열은 트랜지스터의 배열이 연속적이지 않고 메모리와 같은 특정한 응용의 경제구현을 위해 트랜지스터가 각각 다른 크기로 무리지어질 수 있다는 점에서 SOG와 다르다.
그림8.26(a)는 연속적인 트랜지스터의 행으로 특징지어지는 SOG구조를 보여준다. 그림 8.26(b)는 세 트랜지스터 쌍의 그룹을 사용하는 게이트 배열구조를 보여준다. SOG구조가 트랜지스터의 연속적인 배열이기 때문에 트랜지스터 그룹의 분리를 허용해야 한다. nMOS트랜지스터의 게이트를 접지하거나 pMOS 트랜지스터의 게이트를 VDD통로에 연결하는 것으로 격리할 수 있다.
그림 8.27은 3-입력 NAND 게이트로 프로그램된 SOG 구조의 부분을 보여준다. 각가의 끝의 nMOS와 pMOS 트랜지스터가 그 게이트를 이전에 설명한 대로 분리시킨다는 것을 주목하라. 이 SOG 구조의 개인화는 접점과 금속1 마스크에서 시작되며, 이후 모든 사용 가능한 금속계층에서 계속될 수 있다. 그림 8.28은 게이트 배열에서 3-입력 NAND를 보여준다.
더 적은 마스크를 요구하기 때문에 게이트 배열과 SOG배열은 보다 싼 선행 비용을 가진다. 그것들은 또한 단지 금속화 단계만 요구되기 때문에 제조가 더 빠르다. 몇몇 회사는 중/소량 제조로부터 생산품까지의 이전 비용을 감소시키기 위해 필드 프로그램 가능 게이트 배열에서 고정 게이트 배열로의 자동적인 전환을 제공한다.
같은 공정의 FPGA와 비교했을 때 게이트 배열은 대량생산에서 더 작은 소비전력과 비용을 가진다. NRE비용은 주문형 마스크 셋 비용의 일부분일 수 있다.
지금까지 FPGA와 Sea-of-Gates에 대하여 알아보았다. 그렇다면 전반적인 내용에 대하여 비교하여 표로 정리해보도록 하자.
설계방법
비순환 공학
단순비용
전력소비
구현복잡성
시장진입시간
성능
유연성
FPGA
낮음
높음
보통
보통
낮음
보통
높음
SOG
보통
보통
낮음
보통
보통
보통
보통
◎참고문헌 및 자료 출처
- Neil H.E Weste저, 백준기 역, CMOS VLSI설계원리, PEALRSON, 3판, 2005, pp.558-566

키워드

전자공학실험,   FPGA ,   Sea-of-Gates