[아날로그 및 디지털 회로 설계 실습] 10. 4-bit Adder 설계 (예비) : CS 증폭기와 Cascode 증폭기를 설계하고 이를 측정하여 동작 특성, 이득 및 위상관계에 관해 알아보고, 두 증폭기의 차이점에 대하여 비교한다

소개글

[아날로그 및 디지털 회로 설계 실습] 10. 4-bit Adder 설계 (예비) : CS 증폭기와 Cascode 증폭기를 설계하고 이를 측정하여 동작 특성, 이득 및 위상관계에 관해 알아보고, 두 증폭기의 차이점에 대하여 비교한다에 대한 보고서 자료입니다.

목차

9장 예비 레포트.hwp………………………………………………………7p

아날로그 및 디지털 회로 설계 실습
-예비레포트-
10. 4-bit Adder 설계

1. 목적
2. 설계실습 계획서



전자신문.hwp…………………………………………………………………2p

<내년 디스플레이 시장 `퀀텀닷·플렉서블·옥사이드` 부상>

본문내용

1. 목적
CS 증폭기와 Cascode 증폭기를 설계하고 이를 측정하여 동작 특성, 이득 및 위상관계에 관해 알아보고, 두 증폭기의 차이점에 대하여 비교한다.

2. 설계실습 계획서
(1) JK Master/Slave 플립플롭의 1‘s catching에 대해 조사하라.

　　≪ 그 림 ≫

< JK Master/Slave 플립플롭의 회로도 >


　　≪ 그 림 ≫

< 파형 >

▶ JK latch의 문제점은 J와 K의 입력이 모두 1이 되면 출력이 끝없이 진동한다는 것이다. 반복하여 진동하는 이유는 toggle 신호가 출력이 바뀌는 동안 계속하여 입력되기 때문인데, Master/Slave JK Flip Flop으로 만들어 문제를 해결할 수 있다.Master/Slave Flip Flop은 두 단계의 기억요소로 구성되어 있다. 처음에 master가 R과 S의 입력을 받아들여 CLK가 1일 때 출력 P를 출력 시킨다. 두 번째 slave에 P와 P‘이 들어갈 때 CLK가 0으로 되어 있으므로 toggle을 방지하게 되는 것이다.

(2) TTL 74LS73 JK 플립플롭, 74S74 D 플립플롭에 관해 회로를 조사하고, setup 및 hold 시간, , 와 ,에 대해 재료값을 조사하고 그 정의를 제출한다.

▶ 74LS73 JK 플립플롭

　　≪ 그 림 ≫

키워드

아날로그 및 디지털 회로 설계 실습,   중앙대,   3-2,   족보,   레포트,   아날로그,   디지털,   실습,   4-bit Adder 설계