[아날로그 및 디지털회로 설계실습] 예비 12.카운터 설계

소개글

[아날로그 및 디지털회로 설계실습] 예비 12.카운터 설계에 대한 보고서 자료입니다.

목차

1. 목적

2. 실습 준비물

3. 설계실습 계획서

4. 실험에 필요한 이론과 측정 예상 값

5. 결론

본문내용

정 예상 값
(1) 동기식과 비동기식의 차이
비동기식은 앞에 나온 신호를 클락 펄스 삼아서 출력을 내는 것이고 동기식은 동시에 작용할 수 있도록 하나의 클락 펄스 발생기를 통해서 모든 클락 펄스 단에 공급받는 차이가 있습니다. 때문에 비동기식은 앞단에서 신호가 오지 않으면 동작하지 않지만 동기식은 모든 플리플롭에서 동시에 작동해서 출력을 내게 됩니다. 이런 차이로 인해서 신호가 플리플롭을 통과하는 시간동안 신호가 지연되는 현상을 막을 수 있게 됩니다
(2) Flip Flop의 정의 및 종류
플립플롭은 두 가지 상태 사이를 번갈아 하는 전자회로를 말합니다. 플립플롭에 전류가 부가되면, 현재의 반대 상태로 변하며 (0 에서 1 로, 또는 1 에서 0 으로), 그 상태를 계속 유지하므로 한 비트의 정보를 저장할 수 있는 능력을 가지고 있습니다. 여러 개의 트랜지스터로 만들어지며, SRAM이나 하드웨어 레지스터 등을 구성하는데 사용된다. 종류를 살펴보면 아래와 같습니다.
- RS Flip Flop : 출력이 결정되면 유지되므로, 래치회로라고도 한다.
- D Flip Flop : 인버터(NOT게이트)를 양단에 부가, 래치회로 및 시프트 레지스터 회로에 이용.
- JK Flip Flop : J와 K가 1이면 현 상태가 반전되어 출력. 토글링 및 레이싱 유발.
- T Flip Flop : JK입력을 묶어 입력신호 하나로(T), 카운터 회로에 사용.
- Master-Slave Flip Flop: 레이싱 현상 방지구성(1상의 클록펄스)
(3) 74LS73
이번에 우리가 실험에서 사용하게 될 소자로서 Dual JK Flip Flop이며 이는 Falling edge에서 값이 변하도록 설계되어 있는 특징을 지니고 있다. Data sheet를 통해 내부구조 및 진리표를 나타내보면 다음과 같다.
< 74LS73 내부 구조 >
< 74LS73 진리표 >
5. 결론
JK Flip Flop인 74LS73을 사용해서 비동기식 4진, 8진, 10진, 16진 카운터 회로를 설계해보았다. 앞에서 보인 결과처럼 Pspice를 사용해서 비동기식 4진, 8진, 16진 카운터의 파형은 얻어낼 수 있었지만 10진 카운터는 Reset의 연결 및 설정 방법을 알 수가 없어서 파형을 얻어내지 못하였다. 또한 이론부분에서 다룬 것처럼 비동기식 카운터는 Q1의 출력이 Q2의 입력으로 들어가는 방식이기 때문에 타임 딜레이가 발생하고, 동기식 카운터는 모든 입력에 클럭 신호를 동시에 주기 때문에 이 문제를 해결할 수 있다는 것을 배웠다. 하지만 내가 Pspice를 잘 다루지 못한 까닭인지, 아니면 Pspice로는 이 차이를 알 수가 없는 것인지는 잘 모르겠지만 시뮬레이션 결과 파형으로부터 비동기식 카운터에서 발생하는 타임 딜레이를 확인해 볼 수가 없었다.
만족스러운 결과를 얻어내지는 못하였지만, 그럼에도 불구하고 설계실습 계획서의 여러 가지 과정을 공부하면서 이번 실습이 무엇을 하고자 하는지를 알 수가 있었다. 실제 실습에서는 예측한 결과 파형이 잘 나오는지를 확인해 볼 수 있을 것이다.

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