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Binary Counter'와 'Gray Counter'를 구분하고 설계하며 모드변경을 통해 2가지 Counter를 한꺼번에 구동되도록 설계할 수 있다. 모드 변경에는 'case'를 사용한다. Asynchronous reset은 clock과 상관없이 동작된다.
분주회로를 통해 clock을 느리게 하여 사용할
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if Enable = \'1\' then
if Q = \"0011\" then Q <= \"1000\";
else Q <= Q-1; end if;
end if;
end if;
end process;
S5 <= \'1\' when Q <= \"0101\" else \'0\';
end counter;
endmodule 1. Up counter
2. Down counter
3. Up-Down counter
4. Moore FSM "1011" sequence detector
5. Falling Edge
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gray counter의 동작을 수행하게 된다.
< 실험에 대한 고찰 >
이번 실험에서는 binary/gray counter를 설계하였다. 처음에는 어려울 것 같았으나 교수님께서 앞부분의 3bit up/down counter의 소스코드를 잘 이용하라고 힌트를 주셨고, 실험 수업 이후 다
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2개 이상의 입력단자와 1개의 출력단자를 갖고, 입력단자 모두에 “1”의 신호를 가할 때에만 출력단자에 “1”의 신호가 나타나는 회로 수의 체계
부호의 코드화
기본 논리 회로
부울식의 간략화
조합 논리회로
순차 논리회로
설계
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디코더(Decoder)
인코더(Encoder)
순서 논리회로
입력값과 회로의 현재 상태에 따라 출력값 결정
기억능력 갖고 있음
플립플롭(flip-flop)
RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭
순서 논리회로
레지스터(register)
카운터(counter)
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