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실험 보고서
1. 실험 제목 : Quartus 설치, 4비트 덧셈기
2. 실험 목표
모의실험의 중요성을 이해하자.
빠른 설계, 빠른 검증
Quartus 설치방법과 사용법을 익히고 4비트 덧셈기를 구현하자.
3. 관련 이론
Altera simulation tool의 사용방법
MAX+PLUSⅡ
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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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one=0;
end adder.v.txt
control.v.txt
counter.v.txt
mul.v.txt
regi.v.txt
tb.v.txt
Multiplier.pptx……………………………7p
4비트 멀티플라이어의 대략적 설명
부분별로 설명및 시뮬레이션 결과
-accumulator
-control
-adder
-counter
최종결과
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4비트 가감산기
entity fouurbit_lsi is
Port ( C0 : in STD_LOGIC;
A : in STD_LOGIC_VECTOR(4 downto 1);
B : in STD_LOGIC_VECTOR(4 downto 1);
S : out STD_LOGIC_VECTOR(4 downto 1);
C4 : out STD_LOGIC);
end fouurbit_lsi;
architecture Behavioral of fouurbit_lsi is
signal TMP : std_logic_vector ( 5 downto 1
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4비트 병렬 가산기의 경우 120ns의 시간이 소요
단점을 보완키 위해 look-ahead Carry 가산기가 있다
직렬 가산기
직렬가산기는 전가산기 하나만을 이용하여 N비트의 가산을 할수 있는 가산기
시프트 레지스터 2개에 입력 A, B를 넣어 LSB(least signific
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