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전문지식 13건

	DE2 보드를 이용해 디지털 시계(스톱워치 알람) 만들기 [응용논리회로설계] Simulator : Modelsim ALTERA Synthesis Tool : ALTERA Quartus II EVM B/D : DE2-115 Board =============================== Clock 모드로 시작(최초 시간은 12:00:00) 동작 모드는 7 segment에 표시: CL(Clock), AL(Alarm), ST(Stop Watch) Blinking LED는 시계가 가고있거나, Stop Watch가 Run 중 VHDL altera, Modelsim Quartus, DE2 보드를 이용해 디지털 시계(스톱워치 알람) 만들기 [응용논리회로설계],	페이지 20페이지 가격 5,000원 등록일 2019.08.28 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	[디지털시스템] Verilog 기본 실습 예비보고서 발생하는 캐리값이다. 모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language) ① - ⅰ. Module ① - ⅱ. Port ① - ⅲ. Nets, Registers, Vectors ① - ⅳ. 기타 사항 ② ModelSim ③ 32-bit adder의 설계 디지털시스템 32-bit adder, Verilog ModelSim, [디지털시스템] Verilog 기본 실습 예비보고서,	페이지 2페이지 가격 1,200원 등록일 2011.10.02 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	[논리회로실험] encoder decoder 7segment (7세이그먼트) - Encoder, Decoder를 이... Modelsim을이용해서 얻은 결과값과 DE2-115보드를 이용한 LED동작 상태가 일치하하다는것을 표와 실험을 통해 확인 하였습니다. 3. 7 - segment LED의 회로를 구현하기위해 Quartus Ⅱ를 이용하여 회로를 구현한 후 ModelSim값과 DE2-115에서의 동작을 확인한 논리회로실험 7segment, encoder 7세이그먼트, [논리회로실험] encoder decoder 7segment (7세이그먼트) - Encoder, Decoder를 이해하고, 특성을 실험으로 익힌다, 7 -,	페이지 24페이지 가격 3,300원 등록일 2013.08.07 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	VHDL을 이용한 디지털 시계 설계 모델심을 이용하였으며, 총 4단계로 제작되었습니다. 1~3 단계는 시계 동작에 필요한 시간 생성, 시간 흐름, 날짜 흐름, 등의 블록을 만들었고, 마지막 4단계에서 지금까지 만든 블록을 하나로 합쳐서 최종적인 시뮬레이션을 진행하였습니다 VHDL 모델심, 디지털 시계 modelsim, VHDL을 이용한 디지털 시계 설계,	페이지 60페이지 가격 3,000원 등록일 2009.02.09 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	xilinx를 이용한 ram설계 후 read 동작을 수행하게 된다. ⑦ 0100 address에 저장된 값을 읽는다. ⑧ 코딩 결과 값 자체에는 전혀 영향이 없는 구문이며. 단순히 ModelSim simlator에서 메뉴 - view - message viewer를 선택하면 시뮬레이터를 구동하였을 경우 Modelsim 하단부 transcript창에 xilinx RAM, vhdl ROM, xilinx를 이용한 ram설계,	페이지 6페이지 가격 2,000원 등록일 2010.01.18 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음