doorlock_1

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doorlock_1에 대한 보고서 자료입니다.

목차

[db]
[doorlock]
[incremental_db]
door_lock.done
door_lock.flow.rpt
door_lock.map.rpt
door_lock.map.summary
door_lock.qpf
door_lock.qsf
door_lock.qws
door_lock.vhd
door_lock.vhd.bak

245KB

본문내용

door_lock.vhd






library ieee;
　use ieee.std_logic_1164.all;
　use ieee.std_logic_arith.all;
　use ieee.std_logic_unsigned.all;
　
entity door_lock is
port(
　　clk : in std_logic;
　　　　sw1,sw2 : in std_logic;
　　　　key1　 : in std_logic;
　　　　clear : in std_logic;
　　　　led1,led2,led3,led4,ledok : out std_logic;
　　　　segs1,segs2,segs3,segs4 : out std_logic_vector(0 to 6)
　　　　);　　　　
end door_lock;

architecture t_1 of door_lock is
　 type state_type is (s0,s1,s2,s3,ss0,ss1,ss2,ss3,result);
　　　　signal state : state_type;
　　　　signal x1,x2,x3,x4 : std_logic_vector(3 downto 0);
　　　　signal key_d,key_det : std_logic;
　　　　signal sw1_d,sw1_det,sw2_d,sw2_det : std_logic;
　　　　signal save1,save2,save3,save4 : std_logic_vector(3 downto 0);
begin


　process(clear,clk)
　　　　begin
　　　　　if(clear ='1') then
　　　　　　　　 sw1_d <= '0';
　　　　　　　　 sw1_det <= '0';
　　　　　　　　 sw2_d <= '0';
　　　　　　　　 sw2_det<= '0';
　　　　　　　　 key_d <= '0';
　　　　　　 key_det <= '0';
　　　　　elsif rising_edge(clk) then
　　　　　　　　 sw1_d <= sw1;
　　　　　　　　 key_d <=key1;
　　　　　　　　 sw2_d <= sw2;
　　　　　　　　 if(sw1='1') and (sw1_d ='0') then
　　　　　　　　　　　　sw1_det <= '1';
　　　　　　　　 elsif(sw2='1')and (sw2_d ='0') then
　　　　　　　　 sw2_det <= '1';
　　　　　　　　 elsif(key1='1') and (key_d = '0') then
　　　　　　　　 key_det <= '1';
　　　　　　　　 else
　　　　　　　　　key_det <= '0';
　　　　　　　　　sw1_det <= '0';
　　　　　　　　　sw2_det <= '0';
　　　　　　　　 end if;
　　　　　end if;
　end process;

키워드

밴딩머신,   vhdl,   소스,   설계,   자료,   자판기