디지털실험 - 실험 9. 플립플롭의 기능 예비

소개글

디지털실험 - 실험 9. 플립플롭의 기능 예비에 대한 보고서 자료입니다.

목차

1. 실험 이론
2. 실험 방법
3. 문제
4. 시뮬레이션 및 고찰

본문내용

수가 없어 진리표를 따로 작성하지않고, 이렇게 회로 구성과 결과값만 첨부한다.
3) 다음 회로를 구성하여 R-S, Q, 의 관계를 관찰하여 R-S 플립플롭의 동작을 설명하라. 회로 구성 및 입·출력 값.
고찰
이번 시뮬레이션은 RS 플립플롭의 동작 원리를 알아보는 시뮬레이션이다. 측정된 값을 분석해보면 Q는 입력 전의 값을 의미하고, 은 입력 후의 값을 의미한다. 그러므로 (R,S=1,0)이 입력되면 (Q, = 0,1)이 출력되는 것이다. 입력 전의 값은 당연히 0이고, 입력을 넣어 준 후에는 1로 바뀌기 때문이다. 그 이후의 동작에는 R과 S의 값을 0으로 입력하면 변하지 않으므로 기존의 결과값과 그대로 출력된다. 그리고 (R,S=0,1)을 입력 시켜주면 0이 출력되야 하므로 Q는 1, 는 0이 출력되는 것이다. 이 상황에서 R, S에 모두 0을 입력 시켜주면 불변이므로 그대로 출력된다. 마지막에는 R, S에 모두 펄스를 가해주면 어떠한 상황 때문인지는 모르겠지만 Q와 모두 0으로 출력된다.
회로 구성
PRESET = CLEAR = 0
PRESET = 1, CLEAR = 0
PRESET = 0, CLEAR = 1
PRESET = CLEAR = 1
고찰
이번 시뮬레이션은 게이트 SR 래치에 관한 시뮬레이션인 것 같다. 여기서 Enable은 E=H(high, enable 참) : 뒷단의 래치 입력 SR=(0,0)=유지되고, S와 R 중 하나가 H가 되면 상태천이 된다. E=L(low, enable 거짓) : AND 로직에 의해 뒷단의 래치 입력 SR=(0,0)=유지가 되어 상태천이가 없다. 결과값을 분석해보면 PRESET = CLEAR = 0일 때, 6.891s 이후의 값들이 나오지 않았다. 이는 시뮬레이션을 구동하는 PSpice가 평가판이라 Logic Transition Limit가 초과되어 나타나는 것으로 보여 진다. 빨간색으로 표시된 부분 뒷부분을 분석해보면 enable 값이 1일 때, 출력값이 발생하고 enable 값이 0일 때, 이전의 출력값이 계속해서 이어진다는 것을 알 수 있다.
PRESET = 1, CLEAR = 0일 때에는 PRESET에 의해 Q값이 계속해서 0으로 출력되고, 의 값은 R의 입력값이 1일 때, enable과 서로 반대되는 값이 나왔음을 알 수 있다.
PRESET = 0, CLEAR = 1일 때에는 CLEAR에 의해 의 값이 계속해서 0으로 출력되고, Q의 값은 S의 입력이 1일 때, enable과 서로 반대되는 값이 나왔음을 알 수 있다.
PRESET = CLEAR = 1일 때에는 PRESET과 CLEAR값에 의해 출력이 계속해서 0으로 나온다는 것을 확인할 수 있다. 이번 시뮬레이션은 enable에 따른 값의 변화에 대한 실험이기 때문에 PRESET과 CLEAR 값이 없을 때 enable이 이론에 맞게 동작되었음을 알 수 있다.
4) 다음 회로를 구성하고 PRESET, CLEAR와 enable를 변화시켜 가며 출력을 관찰하여 기록하라.
5) 다음 회로를 구성하고 진리치표를 완성하라.회로 구성 및 출력 값.
고찰
이번 시뮬레이션은 D flip flop에 관한 시뮬레이션이다. D의 값을 클럭의 엣지(edge)에서 캡처해서 Q에 반영한다. 엣지가 발생하지 않는 시간에는 Q가 변하지 않고 유지한다. 결과값을 분석해보면 클럭의 엣지가 발생한 1.0s~2.0s에서 값이 발생하여 2.0s~4.0s까지 클럭의 엣지가 발생하지 않는 시간에는 출력값이 변하지 않고 유지된다는 것을 알 수 있다. 다시 4.0s에서 클럭의 엣지가 발생하여 값이 입력에 따른 값이 출력(변화)되고 그 이후에 클럭의 엣지가 발생하지 않아 값이 계속해서 유지됨을 알 수 있다.
회로 구성 및 출력 값.
고찰
이번 시뮬레이션은 SN7474소자를 이용한 시뮬레이션이다. 실험결과를 분석하다보니 PRESET과 CLEAR의 원리에 대해 잘 알게 되었다. 출력Q를 High로 하고 싶다면 PRESET 단자에 Low펄스를 입력 하고 출력 Q를 Low로 하고 싶다면 CLEAR단자에 Low펄스를 입력 하면 된다. PRESET과 CLEAR 입력단자에 대해서는 마치 부논리로 동작하는 RS플립플롭처럼 동작한다. 즉 7474는 D플립플롭과 RS플립플롭이 조합된 플립플롭이라고 보면 된다. 원래 PRESET은 출력을 1로 CLEAR는 출력을 0으로 만들어주지만 우리는 반전회로이므로 반대로 입력해주어야 하는 것이다. 그러므로 PRESET이 1이 입력된 구간에서는 입력이 주어진 구간에서만 출력이 이루어지고 나머지는 0이 출력된다. 그리고 PRESET이 0인 구간에서는 모두 High가 출력된다.
6) SN7474를 이용하여 다음 각 항의 실험을 하라.6-1) PRESET = CLEAR = 1로 두고 진리치표를 작성하라.6-2) 6-1)의 상태에서 Ck=1을 두고 D의 입력 변화에 따른 출력 변화를 관찰하라. 6-3) 6-1)에서 PRESET = 0을 두고 6-1)의 진리치표를 완성하라.
7) SN7476을 이용하여 PRESET = 1, CLEAR = 1로 두고 다음 진리치표를 완성하라. 이따 Ck는 Push/on, push/OFF 스위치를 사용하라.회로 구성 및 출력 값.
고찰
J
K
Q [입력전의 값]
[입력후의 값]
비고
0
0
0
1
변화 없음
0
0
0
1
변화 없음
0
1
0
1
SET(=1)
0
1
0
1
SET(=1)
1
0
0
1
RESET(=0)
1
0
1
0
RESET(=0)
1
1
1
0
토글
1
1
0
1
토글
이번 시뮬레이션은 SN7479소자를 이용해 JK flip flop을 구성하는 시뮬레이션이다. 계속되는 PSpice의 오류로 인하여 Quartus II를 이용해 시뮬레이션을 구성하였다. 결과값을 분석하여보면 Q는 입력 전의 값을 의미하고, Q2는 입력 후의 값을 의미한다. 먼저 J,K에 모두 0을 입력하면 변화하지 않으므로 모두 그대로 값이 출력되다가 K에 High를 입력시켜주면 의 값이 High가 출력되어야 하므로, 그대로 값이 High이 출력된다. 그리고 J에 High를 입력시켜주면 의 값이 Low로 변하게 된다. J,K에 모두 입력을 가해주면 토글이 발생하여 보수가 출력된다.

키워드

디지털실험,   전기공학,   전자공학