h264 3D Encoder의 SOC 설계verilog 코드포함

소개글

h264 3D Encoder의 SOC 설계verilog 코드포함에 대한 보고서 자료입니다.

목차

sep.1weeks C를 통한 알고리즘 구현
spp.4weeks Verilog HDL을통한 RTL LEVEL 구현
oct.1weeks Design Compiler를 통한 Gate LEVEL 구현 및 SOC chip design
nov.3weeks Backend 설계, 평가

본문내용

3D 영상은 두 대 이상의 카메라에서 들어오게 되는 영상을 기반으로 각 영상에 대해 그 영상사이의 유사점을 이용하여 최소영상을 보내는 것을 기본적인 원리로 사용한다. 3D 영상을 압축하기 위해서는 시간적 중복을 이용한 motion estimation (ME)과 인접 영상간의 중복을 이용한 disparity estimation(DE)방법이 사용된다. ME와 DE는 비교하는 대상이 다를 뿐 압축 알고리즘은 동일하다. H.264 /MPEG-4 AVC의 variable block size ME(VBSME)기법은 높은 2D 비디오 압축률을 제공한다. VBSME 방법은 16x16 MB(Macro Block)에서 더 작은 다양한 크기의 블록들로 나눔으로써 비디오 프레임들 사이의 차이를 최소화하는 방법을 사용한다. 기존의 VBSME의 MB 선택 방법은 16x16 MB에서 4x4 MB로 선택하기 때문에 block size선택 속도가 느리다는 단점이 있다. 이 문제를 해결하기 위해서는 연산량은 증가하지만 모든 경우의 MB size 생성, 동시에 계산하여 선택해줘야 한다. 하지만 VBSME 방법이 2003년에 나온 점을 고려한다면 현 상황에서는 연산량은 큰 문제가 되지 않는다. 그리고 Pipelined Hardware Architeture는 속도 측면 에서 큰 이점을 보여줄 것이다.
모든 MB 생성하기 위해서는 MB size(총 41개)의 SAD 결과 연산 값이 필요한데 최소 41-clock이 필요하다. 하지만 병렬(parallel)로 처리를 하게 되면 8-clock 만에 41개의 SAD 결과를 얻어 낼 수 있다. 연산을 병렬로 하게 되면 전체 칩의 크기가 너무 커지고 핀의 수가 너무나 많아지게 되는 결과가 발생하나 이 문제는 외부 or 내부 Memory를 통해 해결이 가능하다. 위 방법을 이용하여 VBSME와 VBSDE를 설계한다면 가장 빠른 3D Encoder를 설계할 수 있을 것이다. 이 논문은 제안된 VBSME와 VBSDE를 SOC를 제작하는데 목적이 있다. C++을 이용한 알고리즘 검증, HDL coding Level, RTL Level, Layout Level의 과정을 거쳐 하나의 SOC를 제작하는 것이 주 내용이 될 것이다.

키워드

h264,   3d,   soc. verilog,   encoder