HDTV TS 패킷 전송을 위한 ATM 적응 레이어의 설계

목차

Ⅰ. 서론

Ⅱ. 관련 연구

Ⅲ. CBR HDTV TS 패킷 전송을 위한 새로운 메카니즘의 제안

Ⅳ. 전송단 및 수신단의 하드웨어 구현

Ⅴ. VHDL을 이용한 회로 설계 및 검증

Ⅵ. FPGA를 통한 기능 검증

Ⅶ. 결론

본문내용

L 변환기등을 포함한다. 송수신단의 FPGA의 프로그래밍은 post-layout 모의실험까지 거친 HDL 모델을 사용하여 이루어지고, FPGA를 프로그래밍하기 위한 비트 파일은 ROM내에 저장되어 전원의 인가와 동시에 다운로드가 진행된다. 송신단의 경우는 수신단과는 달리 시스템 클럭을 발생시키기 위한 PLL이 추가적으로 사용되며, 수신단에서는 PCI 인터페이스를 위해 PLX9050 PCI 제어기가 사용된다. 구현된 테스트 베드의 전체 구성은 그림 7와 같고, 전체 테스트 환경 및 테스트 보드는 그림 8과 9와 같다.
그림 7. 테스트 베드의 구성도
그림 8. 전체 테스트 환경
(A) 송신단의 테스트 보드
(B) 수신단의 테스트 보드
그림 9. 테스트 보드
VII. 결 론
본 논문에서는 19.39Mbps의 대역폭을 갖는 HDTV TS 패킷을 ATM망으로 전송하기 위한 AAL을 제안하였다. 제안한 AAL은 ITU-T에서 정의한 AAL Type 5와 PDU 수준에서 호환이 가능하며 주어진 네트워크 셀 손실에 대해 수신단에서 보다 많은 TS 패킷을 전달받기 위한 순차번호와 타이머를 사용한 지터 제거기법이 사용되었다.
제안한 AAL은 그 구현 가능성을 확인하기 위해 VHDL로 모델링 되었으며, 회로 합성을 거쳐 P&R을 수행하고 그 결과로부터 생성한 HDL과 표준 지연 파일을 이용하여 20MHz의 주파수에서 하위 레벨 검증을 마쳤으며 이를 FPGA에 다운로드하여 그 출력을 확인하였다.
구현한 AAL은 HDTV 시스템뿐 아니라, MPEG-2 시스템 계층에서 정의되는 TS 패킷을 사용하는 모든 응용분야에 사용될 수 있으며, ITU-T에서 제안한 AAL5 모드로도 동작하도록 설계되어 제안한 모드의 AAL을 지원하지 않는 경우에도 사용될 수 있다.
Acknowledgement
본 연구는 IDEC으로부터 지원된 CAD Tool을 사용하여 수행되었음.
참 고 문 헌
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2. GabJoong Jeong, MoonKey Lee, Design of a Shared Scalable Buffer ATM Switch Embedded Low-Power SPRAMs, Journal of Electronic Engineering and Information Science, Vol. 3, No.6, pp. 757-762, Dec., 1998
3. JaeWook Shim, GabJoong Jeong, MoonKey Lee, FPGA Implementation of a scalable shared buffer ATM Switch, Proceeding of IEEE International Conference in ATM, pp. 247-251, June, 1998, Colmar, France
4. ITU-T Recommendation I.363.5, B-ISDN ATM Adaptation Layer(AAL) Specification : Type 5 AAL, , August, 1996.
5. Rainer Handel, ATM Networks, Addison-Wesley Publishing Company, 1994
6. Raif O. Onvural, Asynchronous Transfer Mode Networks, Artech House, 1994
A Study on Design of ATM Adaptation Layer for HDTV TS Packet Communication
Dept. of Computer Engineering, Honam University
Seung Il Sonh
An improved ATM adaptation layer against the excessive packet loss or packet delay variation when HDTV TS is transmitted over ATM network, is implemented with FPGA for its behavioral verification. The proposed ATM adaptation layer uses sequence numbering scheme for detection of existence and the location of the cell loss in the TS packet. The usage of sequence numbering sheme enables the detection of the location of corrupted TS packet, hence prevents an excessive packet loss and ensures higher packet receive rate at the receiver. The sequence numbering scheme also reduces the packet delay variation originated from cell loss or cell delay in ATM network, hence miss synchronization of HDTV transport stream by packet jitter at the HDTV decoder is prevented.
The proposed ATM adaptation layer is modeled using HDL. The modeled AAL is synthesized and Place&Routed using FPGA library. From the result of P&R, Standard Delay File(SDF) is extracted and used for post-layout simulation, then the bit file is generated from the resulting netlist of post-layout simulation. Generated bit file is downloaded into FPGA and its behavior is verified using logic analyzer.

키워드

패킷전송,   VHDL,   회로 설계