플립플롭(Flip-Flop)

소개글

플립플롭(Flip-Flop)에 대한 보고서 자료입니다.

목차

<기본플립플롭>
1.NOR 게이트로 된 SR 플립플롭
2.NAND 게이트로된 SR플립플롭

<래치(Latch)회로>
1.D 래치
2.JK 래치
3.T 래치

<마스터-슬레이브(Master-Slave)FF>

<플립플롭 (Flip-Flop)>
1.RS 플립플롭
2.D 플립플롭
3.JK 플립플롭
4.T 플립플롭

<플립플롭의 여기표(Exciton Table)>

본문내용

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진리표
특성 방정식
JK 플립플롭
2. JK 래치
-그림 8-5(a) SR 래치에서 금지상태를 먼저 상태와 반대로(toggle)되게 S, R 을 J, K로 명칭을 바꾸고, Q 출력을 K로, 을 J로 피드백 시켜 준 것이 JK 래치이다.
3. T 래치
논리도
기 호

Q
T
Q(t+1)
0
0
0
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진리표
특성 방정식
T 플립플롭

- 논리도에서 JK 입력을 한데 묶어 주고, 핀 명칭을 T(Toggle)라고 하여 구성 한것으로 JK 입력이 언제나 같이 들어간다. 따라서 0이 입력되면 먼저 상태와 같은 출력이고, 1 입력이면 먼저와 반대로 되는 출력이 된다.
< 마스터-슬레이브(Master-Slave) FF >
-마스터 슬레이브 플립플롭은 2개의 래치로 구성하며, 클럭의 High에서 앞의 래치가 작동하고 클럭이 0으로 되면 앞 래치는 변화할 수 없고, 클럭은 NOT 게이트를 거쳐 1 이므로 앞 래치의 출력 값으로 뒤 래치의 출력이 고정된다.
논리회로
타이밍도
JK 플립플롭
- 74LS73, 74LS76은 Dual JK M/S Flip-Flop이다.

< 플립플롭 (Flip-Flop) >
- 보통 기본형 플립플롭이나 래치도 플립플롭이라고 하지만 원칙적으로는 마스터-슬레이브 플립플롭이나 에지 트리거링 플립플롭만이 플립플롭의 범주에 들어간다.
- 플립플롭의 동작시점은 클럭의 PT 나 NT이며 PT에서 동작할 때는 클럭 입력 위치에 작은 삼각형, NT는 작은 삼각형 앞에 버블을 붙여 구분한다.

1. RS 플립플롭
논리도
기 호
Q
S
R
Q(t+1)
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임의적(부정)
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임의적(부정)

특성표
특성 방정식
클럭부 RS 플립플롭
- 위 그림에서 클럭은 PT의 펄스를 발생시키는 회로에 가해진다. IEEE 기호는 SR 래치와 같은 그림이 된다.

2. D 플립플롭

C
D
0
X
(last state)
­
0
0
­
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논리도
진리표
(+)의 에지트리거된 D 플립플롭
- 위 그림에서 짧은 PT의 전압 펄스는 잠시 동안 AND 게이트를 동작 상태로 만들어 D 입력에 따라 출력이 Set 또는 Reset 된다. 진리표는 D FF의 동작을 요약한 것이다.
PRESET 과 CLEAR 기능

- 그림에서 Q출력은 OR게이트의 역할로 RESET가 눌리거나 D 입력이 High일 때 세트된다. 이때에는 C 입력으로 PT가 들어 올 때에만 동작한다. 또한 C 입력이 0일 때에도 PRESET=1 CLEAR=0 이면 Q는 1, 반대일 때에는 Q=0이 된다. 따라서 PRESET와 CLEAR는 클럭과 무관한 비동기 입력이 된다.
- 74LS74는 PRESET과 CLEAR 단자가 있는 Dual D FF 이다.

3. JK 플립플롭
- JK FF을 기호로 표시하면 다음과 같다.
C
D
0
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(전 상태)
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(토글)

JK FF기호
진리표
파형
클럭이 부착된 J-K 플립플롭
- 74LS70은 JK Edge Triggered FF 이다.

4. T 플립플롭
Q
T
Q(t+1)
0
0
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기 호
특성도
특성 방정식
T FF
5. 플립플롭의 여기표 ( Exciton Table )

S
R
0
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0
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0
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?

S
R
0
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0
X
0
1
1
0
1
0
0
1
1
1
X
0

RS
J
K
0
0
0
1
0
1
0
1
1
1

J
K
0
0
0
X
0
1
1
X
1
0
X
1
1
1
X
0

JK
D
0
0
1
1

D
0
0
0
0
1
1
1
0
0
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1

D
T
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T
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T
플립플롭 (좌)진리표 (우) 여기표 (Excitation table)

- SR 플립플롭의 진리표를 보면서 출력의 상태 현재상태 와 다음상태 을 만들 SR 입력값을 결정하면 SR 의 여기표 가된다. 이 되려면 특성표의 첫째. 줄에서 값이 0이 되었을 때 S=R=0 이면 로 0의 값은 0 또는 1 어느 값이라도 관계없다. 이런 식으로 첫째줄의 SR 여기표가 완성되고 같은 방법으로 나머지 SR 여기표를 만들 수 있다
- 이것은 순차 회로를 설계할 때 FF의 개수 n에 따른 개의 상태를 상정할 수 있고 각각의 상태간에 입력에 따른 상태변화도를 그려서, FF을 선정하고 각 FF의 입력 함수를 결정할 수 있다.

키워드

플립플롭,   플립플롭(Flip-Flop),   게이트,   래치,   Latch,   RS 플립플롭,   D 플립플롭,   JK 플립플롭