2 stage op amp 설계

목차

차례

1. 서론-소개

(1) 안정성의 문제------------------------------p.3

(2) 이득여유와 위상여유-------------------------p.5

(3) 다단 증폭기 -------------------------------p.6

(4) 2단 CMOS 연산 증폭기 ----------------------p.6

2. 본론

(1) 2단 CMOS 연산 증폭기 설계 요구사항-----------p.14

(2) PSPICE를 이용한 2단 CMOS 연산 증폭기 설계----p.15

3.결론

(1) 결과파형----------------------------------p.16

(2) 결과고찰----------------------------------p.17

(3) 추후과제----------------------------------p.18

(4) 참고문헌----------------------------------p.18

본문내용

이득에 지대한 영향을 미친다. 그러므로 원하는 크기의 위상 여유를 갖도록 하는 것은 설계에 있어서 대부분 중요한 요구 사항이다.
영점에 의해 발생하는 추가적인 위상 지연의 문제에 대해서는 간단하면서도 우아한 해결책이 있다. 즉 그림4에 나타낸 것처럼 에 직렬로 R을 연결하여 전송 영점을 주파수 특성에 대한 악영향이 적은 위치로 옮기는 것이다.
[그림6] 그림3의 연산 증폭기의 에 직렬로 R을 연결한 회로의 소신호 등가회로
전송 영점의 새로운 위치를 찾기 위하여 이라고 놓자. 를 통해 흐르는 전류는 가 되고 출력에서 마디 방정식을 세우면 다음과 같이 된다.
그러므로 영점의 위치는 다음과 같다.
위 식을 보면 가 되는 저항을 선택하면 영점의 위치를 무한대의 주파수로 만들 수 있는데, 이보다 더 좋은 선택은 보다 더 큰 R을 선택하는 것이다. 이렇게 선택하면 영점이 음의 실수축에 위치하게 되어 이에 의한 위상이 위상 여유에 더해지므로 더 좋은 선택이 되는 것이다.
2.본론
(1) 2단 CMOS 연산 증폭기 설계 요구사항
이번학기 전자회로 시간에 배운 이론들을 적용해서, 주어진 조건에 맞는 op amp를 설계한다. 수업 시간에 배운 수학적인 식을 총 동원하여 Pspice 시뮬레이션을 통해서 다음과 같은 Spec를 만족하는 2stage OP AMP를 설계하고 주파수 영역 및 시간영역에서의 특성을 조사하고 분석해보자.
· n-well CMOS technologe
· mid band gain : 60dB 이상
· (case1)phase Margin=55이상 , (case2)Phase Margin=75이상
· =3.0V
(2) PSPICE를 이용한 2단 CMOS 연산 증폭기 설계
(2)-1 기본적인 parameter 설정
주어진 스펙 확인을 마치고, 앞 절에서 확인한 개념으로 이제 설계를 위한 parameter 들을 설정 한다.
reference current I = 90uA
supply voltage = 3.3V
load capacitor = 1pF
W/L = 1.23um/0.6um (P/N)
overdrive voltage = 0.3V
Gm1 = 2(I/2)/Vov1 = I/Vov1
= 0.333mA/V
Gm2 = gm6 = 2Id6/Vov6
= 0.650mA/V
C1 = Cgd2 +Cdb2 +Cgd4 +Cdb4 +Cgs6
= 26.5pF
C2 = Cdb6 +Cdb7 +Cgd7 +Cl
= 1.04pF
= 97.2MHz
R = 1/Gm2 = 1.53k
PM = 90 - arctan(ft/fp2)
ft = Gm1/2πCc
Cc = 0.6pF Cc = 1.8pF
PM = 55deg, 75deg 를 얻을 수 있다.
(2)-2 Pspice 회로도
[그림5. pspice로 구현한 회로]
3.결론
(1)결과 파형
위 쪽의 세 줄(dB)
녹색: = 0F 일때
빨간색: = 0.6 일때
파란색: = 1.8 일때
아래 쪽의 세 줄(Phase)
빨간색: = 0 일때
보라색: = 0.6 일때
하늘색: = 1.8 일때
(2) 결과고찰
각각의 결과를 비교하기 쉽게 하기 위해서 한 화면에 모든 파형을 출력 하였다. 약간은 보기 가 부담스럽지만 파형을 살펴보자. 위의 관련이론을 이용한 파라미터를 설정하여 회로를 만들어 결과 파형들을 얻었다.
위 그래프에서 볼 수 있듯이 mid band gain이 60dB 이상이란 것을 알 수 있다. 그러므로 첫 번째 설계 조건은 만족 된 셈이다.
그리고 식들에서 얻은 Cc를 이용하여 PM이 요구 조건을 만족하는지 알아보자. Cc 가 0F 일 때와 0.6pF, 1.8 pF 일 때의 AC gain 을 살펴 보자. 0dB가 되는 지점과 180도가 되는 지점을 살펴보면 PM을 찾을 수 있을 것이다. Cc 가 0F 일 때는 PM이 거의 존재 하지 않음을 알 수 있다. 이는 크기가 1보다 작지 않다면 발진의 가능성이 크다고 볼 수 있다. 그리고 Cc가 0.6pF일 때는 PM이 55이다. 이는 Phase에 여유가 있어서 발진까지의 gain을 조금 더 늘려 줄 수 있을 것이다. Cc가 1.8pF 일 때는 PM은 더 크다. 그래프 상으로 보면 약 75도이다. 이 두 결과를 보면 설계한 회로가 주어진 요구상황에 맞게 설계가 되었다고 볼 수 있다. 이는 Cc의 값을 조절하여 phase margin을 수정 할 수 있음을 보인 것이다. 그리고 Cc가 클수록 PM이 커지는 것을 확인 할 수 있고 이로 인하여 성능 또한 개선됨을 알 수 있다.
Cc의 변화에 따른 PM을 측정해 보았는데 만약 R을 변화 시키면 어떻게 될까? R의 값을 1/Gm2로 설정하였는데, 이는 소개 글에서 본 것과 같이 R의 역활은 안정성을 위해서 zero point를 무한대의 주파수로 밀어주는 것이다. 영점이 음의 실수축에 위치하게 되어 이에 의한 위상이 위상 여유에 더해지므로 더 좋은 선택이 되는 것이다. 이 과정을 통해서 Phase margin을 개선 할 수 있는 것이다. 결국은 R을 키워 주는 것이나, Cc를 키워 주는 것이나 PM의 개선을 가져오는 효과를 볼 수 있다. 그러나 이 둘이 회로의 동작에 영향을 미치므로 회로의 사용 목적에 맞게 적절한 조합을 이용하여 설계를 하여야겠다.
(3) 추후과제
이번 설계 과제를 통하여 pspice도 다뤄보고 전자회로의 몰랐던 부분도 새삼 깨닫게 되는 계기가 되는 것 같았다. 과제 수행기간이 넉넉했지만 미뤄두다 하는 것이어서인지 촉박하게 느껴졌다. 다음부터는 과제를 빨리 빨리 해야겠다는 생각을 하게 되었고, 어떤 예제가 있으면 pspice로 simulation 할 수 있는 능력을 기르고 이를 이용하여 회로에 대한 이해력을 배양시켜야 겠다고 생각했다. 그리고 아직 미숙한 Pspice 사용법을 제대로 숙지해서 빠르고 쉽게 회로를 구성하는 능력을 키워 나가야 하겠다.
이번 시간을 통하여 수업 시간에 놓쳤던 것들을 스스로 학습을 통해서 알아 나가고 전공 지식에 대한 폭 넓은 이해를 뒷받침 해줄만한 계기가 된 것 같고, 앞으로 회로를 배워나가는데 큰 도움이 될 것이다.
(4) 참고문헌
인터넷 사이트 : 구글, 네이버
마이크로 전자회로 / Sedra, Smith(OXFORD)

키워드

op amp,   2stage,   증폭기,   안정성