8비트 Shift Register 설계

본문내용

Int7 <= Data(7) & D(6) & zV & D(7);
M1 : mux port map (INT0, Sel , Din(0));
M2 : mux port map (INT1, Sel , Din(1));
M3 : mux port map (INT2, Sel , Din(2));
M4 : mux port map (INT3, Sel , Din(3));
M5 : mux port map (INT4, Sel , Din(4));
M6 : mux port map (INT5, Sel , Din(5));
M7 : mux port map (INT6, Sel , Din(6));
M8 : mux port map (INT7, Sel , Din(7));
D0 : d_ff port map (Clk,Rst,Din(0),D(0));
D1 : d_ff port map (Clk,Rst,Din(1),D(1));
D2 : d_ff port map (Clk,Rst,Din(2),D(2));
D3 : d_ff port map (Clk,Rst,Din(3),D(3));
D4 : d_ff port map (Clk,Rst,Din(4),D(4));
D5 : d_ff port map (Clk,Rst,Din(5),D(5));
D6 : d_ff port map (Clk,Rst,Din(6),D(6));
D7 : d_ff port map (Clk,Rst,Din(7),D(7));
Output <= D;
end sample;
-시뮬레이션 결과 파형-
데이터가 처음 reset됨으로 00000000부터 시작이 된다. 그리고 Sel 000(stay)이 뜨면 그 값이 유지됨으로 output에 00000000이 뜨게 된다. Sel 100 즉, load신호가 뜨면 data의 11110001이 output으로 나온다. Sel 001 즉, right신호에서는 11110001이 오른쪽에 0이 채워지고 나머지 비트들은 오른쪽으로 한 칸씩 이동이 되어 01111000이 된다. Sel 011 즉의 경우에는 left 와 right가 동시에 떴지만 우선순위 법칙에 의해 left신호가 수행이 된다.그러므로 01111000에서 11110000이 된다. Sel이 111의 경우 load, left, right의 신호가 동시에 뜨면 우선 법칙에 따라 load가 수행이 되고 data값 11110100이 출력 된다.
결과 파형으로부터 8비트 Shift Register 설계가 제대로 되었음을 알 수 있다.

키워드

MAXPLUS,   Shift Register ,   8비트