목차
Chapter 1. 관련 이론(Theoretical Background)
래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
본문내용
을 R 입력에 가하도록 하여 입력을 하나로 줄인 형태의 회로
■ S 단자와 R 단자에는 동시에 1 인 신호가 나타나지 않도록 한 것이다.
회로도
특성표
기호
E D
Q
0 ×
불변
↑ 0
0
↑ 1
1
[ 그림 ] 동기식 D 플리플롭
■ D 래치와 D 풀리풀롭의 차이점
-회로구성은 같으나, D 풀리풀롭은 클럭 펄스가 상승 또는 하강하는 에지 바로 직전의 입력 신호가 출력에 반영되어다음 클럭 펄스가 나타날 때가지 그 상태를 유지한다.
-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다.
[그림] D 래치와 D 풀리풀롭의 차이를 설명하는 타이밍 차트
(4) J-K 풀리풀롭
■ 동기식 S-R 래치에서 금지되어 있는 S = R = 1 입력도 안정된 상태로 변천할 수 있도록 만든 회로
■ 입력 단자인 J,K에 동시에 1이 인가되면 출력은 반전된다.
회로도
특성표
기호
CP J K
Q
0 × ×
불변
↑ 0 0
불변
↑ 0 1
0(리세트)
↑ 1 0
1(세트)
↑ 1 1
(반전)
[그림] J-K 풀리풀롭의 회로도와 특성표
(5) T 풀리풀롭
■ J-K 풀리풀롭의 J, K 두 입력 단자를 묶어서 여기에 T 입력 신호를 가하여 매 클럭 펄스가 들어 올 때마다 출력 Q가 반전하도록 만든 회로
(a) 회로도
(b) 특성표
CP
T
Q
↓
0
불변
↓
1
Q이미지.
■ S 단자와 R 단자에는 동시에 1 인 신호가 나타나지 않도록 한 것이다.
회로도
특성표
기호
E D
Q
0 ×
불변
↑ 0
0
↑ 1
1
[ 그림 ] 동기식 D 플리플롭
■ D 래치와 D 풀리풀롭의 차이점
-회로구성은 같으나, D 풀리풀롭은 클럭 펄스가 상승 또는 하강하는 에지 바로 직전의 입력 신호가 출력에 반영되어다음 클럭 펄스가 나타날 때가지 그 상태를 유지한다.
-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다.
[그림] D 래치와 D 풀리풀롭의 차이를 설명하는 타이밍 차트
(4) J-K 풀리풀롭
■ 동기식 S-R 래치에서 금지되어 있는 S = R = 1 입력도 안정된 상태로 변천할 수 있도록 만든 회로
■ 입력 단자인 J,K에 동시에 1이 인가되면 출력은 반전된다.
회로도
특성표
기호
CP J K
Q
0 × ×
불변
↑ 0 0
불변
↑ 0 1
0(리세트)
↑ 1 0
1(세트)
↑ 1 1
(반전)
[그림] J-K 풀리풀롭의 회로도와 특성표
(5) T 풀리풀롭
■ J-K 풀리풀롭의 J, K 두 입력 단자를 묶어서 여기에 T 입력 신호를 가하여 매 클럭 펄스가 들어 올 때마다 출력 Q가 반전하도록 만든 회로
(a) 회로도
(b) 특성표
CP
T
Q
↓
0
불변
↓
1
Q이미지.