전자회로실험 결과보고서-공통이미터 증폭기

본문내용

증폭기의 입력전압과 출력전압의 위상차이는?
(a) 0° (b) 45°
(c) 90° (d) 180°
⇒ 우선 공통 이미터 증폭기는 입력신호는 베이스 단자에서 들어가고 출력신호는 컬렉터 단자에서 나오게 된다. 결국 출력신호(Vout)는 컬렉터전압(VC)와 같다는 것을 알 수 있다. 또한 VCC=IC×RC+VC로 구할 수 있는데, 여기서 중요한 것은 컬렉터전류(IC)값이 커지면 컬렉터전압(VC)는 작아지고 그 반대도 성립한다. 다시 말해 IC와 VC는 일정한 VCC아래에서 서로 반비례관계가 성립하게 되고 입력전류와 출력전류의 위상은 같으므로 결국 입력전류와 출력전압은 위상차가 180˚만큼 차이나게 된다. 또한 입력전류는 입력전압과 같고 크기가 저항에 의해 감소된 것 뿐이므로 결과적으로 말하면 입력전압과 출력전압은 180˚의 위상차가 난다고 할 수 있겠다.
3. 그림 13-1의 회로에서 이미터 바이패스 캐패시터를 제거하면 전압이득은?
(a) 증가한다. (b) 감소한다. (c) 변하지 않고 그대로이다.
⇒ Av=[Ic×(RC||RL)]/[ie×(r'e+RE1)]=(RC||RL)/(r'e+RE1)
=(3.9kΩ||3.9kΩ)/(17.397Ω+0.15kΩ)=11.649의 원래 전압이득에서 Bypass capacitor를 제거한 회로의 전압이득은,
Av=[Ic×(RC||RL)]/[ie×(r'e+RE1+RE2)]=(RC||RL)/(r'e+RE1+RE2)
=(3.9kΩ||3.9kΩ)/(17.397Ω+0.15kΩ+2.7kΩ)=0.68이므로 바이패스 캐패시터를 제거함으로써 전압이득이 감소하는 것을 알 수 있다.
4. 그림 13-1의 회로에서 이미터 바이패스 캐패시터를 단락시키면?
(a) 전압이득이 증가할 것이다. (b) 전압이득은 그대로일 것이다.
(c) 트랜지스터가 포화될 것이다. (d) 앞의 것들 중 해당되는 것이 없다.
⇒ 바이패스 캐패시터를 단락시키게 되면 먼저 DC분석에서 IE=VE/RE=4.096V/0.15kΩ=27.31mA가 흐르게 되고, r'e=25mV/IE=25mV/27.31mA=0.92Ω이 되게 된다. 이것은 위에서 구한 r'e값 17.397Ω보다 훨씬 작은 값에 해당된다. 이에 따라 ac분석을 해보면 전체 이미터 저항은 r'e+RE1이 되므로 위에서 구한 전압이득(Av)의 분모항과 같다. 하지만 r'e값 자체가 작아졌기 때문에 실제 Av는 증가한 것이 된다.

5. 그림 13-1의 회로에서 부하저항 RL을 더 크게 하면 전압 이득은?
(a) 증가한다. (b) 감소한다. (c) 변하지 않고 그대로이다.
⇒ 부하저항 RL값이 무한대에 가까울수록 이상적인 회로가 되고 Loading effect가 발생하지 않게 되어 발생할 수 있는 최대 전압이득을 유도할 수 있다. 위에서도 실험을 통해 분석해 본 것과 같이 RL값이 더 커지게 되면 컬렉터 저항의 합성저항은 커지게 되므로 전체 전압이득(Av)는 증가하게 된다.

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공통이미터,   증폭기,   전자회로