VHDL 디코더, 인코더 예비보고서

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-2 인코더 설계
그림 2-1에 나타내었던 4-to-2 인코더는 어느 한 순간에 입력들
중 오직 한 입력만이 1이어야 정상적으로 동작할 수 있다는 제약
을 가지고 있다. 예를 들어 입력 D1과 D2가 동시에 1이 되면 출
력 AB=11이 되어 마치 입력 D3이 1인 것처럼 동작해 버린다. 따
라서 이와 같은 문제점을 해결하기 위한 방안의 하나는 입력들 사
이에 첨자가 큰 입력이 더 우선순위가 높다고 가정하고 회로를 설
계하는 것이다. 즉, 예를 들어 D1과 D2가 동시에 1이 되면 D2가
D1에 비해 우선순위가 높으므로 D2만이 1이 된 것으로 생각하여
출력 AB를 10으로 내보내도록 설계한다. 그림 2-1 인코더 회로의
또 다른 문제점은 모든 입력이 0인 경우와 D0 입력선으로 1이 들
어오는 경우, 모두 출력이 00이 되어 서로 구별이 안된다는 점이
다. 이와 같은 문제점은 적어도 하나 이상의 입력선이 1이라는 것
을 나타내는 출력선을 하나 더 추가함으로써 해결할 수 있다.
1.2.2 4-to-2 우선순위 인코더 설계
그림 2-3에 우선순위를 갖는 4-to-2 인코더 회로에 대한 회로도
와 진리표를 나타내었다. 진리표에서 입력 Ei는 이 칩의 동작 여부
를 제어하는 신호로서, Ei가 0일 경우에는 나머지 입력 값에 상관
없이 모든 출력이 0이 되고, Ei가 1일 경우에는 인코더로 동작하게
된다. Ei가 1일때 I3, I2, I1, I0의 4개 입력중 2개 이상이 동시에 1
이 되면 우선순위가 높은 입력(I3, I2, I1, I0 순서로 우선순위가 높
음)에 대한 2진수 값이 출력 A1, A0에 나타난다. 진리표에서 출력
G는 입력중 적어도 하나가 1이라는 것을 나타내는 신호인데, 특히
이 신호는 입력 I0가 1인 경우에 나오는 출력 A1A0 = 00과 모든
입력이 0일 경우에 나오는 출력 A1A0 = 00을 구분하기 위해서 필
요하다. 또한 출력 EO는 I0, I1, I2, I3 입력이 모두 0일 경우 1이
되며, 이 신호와 Ei 신호를 cascading 연결하면 더 많은 입력신호
를 갖는 우선순위 인코더 회로를 만들 수 있다. 예를 들어 그림
2-4에 그림 4-7의 4-to-2 인코더 2개를 연결하여 구성한 8-to-3
우선순위 인코더를 나타내었다.
그림 2-3. 4-to-2 우선순위 인코더
그림 2-4. 4-to-2 우선순위 인코더 2개를 이용해 구성한 8-to-3 우선순위 인코더

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