목차
서 론
1_1. 제 작 목 적
1_2. VHDL 개요
1_3. VHDL 구조
본 론
2_1. 계 획 일 정
2_2. 진 행 상 황
결 론
3_1. 향 후 계 획
1_1. 제 작 목 적
1_2. VHDL 개요
1_3. VHDL 구조
본 론
2_1. 계 획 일 정
2_2. 진 행 상 황
결 론
3_1. 향 후 계 획
본문내용
library ieee;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;
entity alu is
port(clk, Rst : in std_logic;
a,b : in std_logic_vector(7 downto 0);
alu_En, abuf_En, bbuf_En : in std_logic;
sel : in std_logic_vector(2 downto 0);
output : out std_logic_vector(7 downto 0);
Equal, Less, Greater : out std_logic);
end alu;
architecture behav of alu is
signal s0, s1, s2, s3, s4, s5, s6, s7, temp : std_logic_vector(7 downto 0);
signal abuf_in, abuf_out, bbuf_in, bbuf_out, alu_output : std_logic_vector(7 downto 0);
use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;
entity alu is
port(clk, Rst : in std_logic;
a,b : in std_logic_vector(7 downto 0);
alu_En, abuf_En, bbuf_En : in std_logic;
sel : in std_logic_vector(2 downto 0);
output : out std_logic_vector(7 downto 0);
Equal, Less, Greater : out std_logic);
end alu;
architecture behav of alu is
signal s0, s1, s2, s3, s4, s5, s6, s7, temp : std_logic_vector(7 downto 0);
signal abuf_in, abuf_out, bbuf_in, bbuf_out, alu_output : std_logic_vector(7 downto 0);
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