VHDL을 이용한 D플립플롭 실험보고서

목차

1. D플립플롭
< 시뮬레이션 결과 >
< H/W 확인 >
< .ucf 파일 생성 >
< 동작 확인 >

2. 다른 버전의 D플립플롭
< 시뮬레이션 결과 >
< H/W 확인 >
< .ucf 파일 생성 >
< 동작 확인 >

본문내용

REPORT
< D플립플롭 >
1. D플립플롭
entity asdasd is
Port ( D : in STD_LOGIC;
clk : in STD_LOGIC;
CLEAR : in STD_LOGIC;
Q : out STD_LOGIC);
end asdasd;
architecture Behavioral of asdasd is
begin
process (clk, D)
begin
if clk'event and clk = '1' then
Q <= D;
end if;
end process;
end Behavioral;
< 시뮬레이션 결과 >
< H/W 확인 >
begin
clk <= '0';
wait for clk_period/2;
clk <= '1';
wait for clk_period/2;
end process;
-- Stimulus process
stim_proc: process
begin
D <= '0'; wait for 155 ns;
D <= '1'; wait for 215 ns;
D <= '0'; wait for 300 ns;
D <= '1'; wait for 58 ns;
end process;
END;
< .ucf 파일 생성 >
NET "clk" LOC = P80;
NET "D" LOC = P67;
NET "Q" LOC = P139;
< 동작 확인 >
2. 다른 버전의 D플립플롭
entity asdasd is
Port ( set : in STD_LOGIC;
reset : in STD_LOGIC;
D : in STD_LOGIC;
clk : in STD_LOGIC;
Q : out STD_LOGIC;
QBAR : out STD_LOGIC);
end asdasd;
architecture Behavioral of asdasd is
signal temp : std_logic;
begin
Q <= temp;
QBAR <= not temp;
process (clk, D, set, reset)
begin
if set = '1' then
temp <= '1';
elsif reset = '1' then
temp <= '0';
elsif clk'event and clk = '1' then
temp <= D;
end if;
end process;
end Behavioral;
< 시뮬레이션 결과 >
< H/W 확인 >
-- Clock process definitions
clk_process :process
begin
clk <= '0';
wait for clk_period/2;
clk <= '1';
wait for clk_period/2;
end process;
-- Stimulus process
stim_proc: process
begin
D <= '0'; wait for 155 ns;
D <= '1'; wait for 215 ns;
D <= '0'; wait for 300 ns;
D <= '1'; wait for 58 ns;
end process;
set_proc: process
begin
set <= '0'; wait for 30 ns;
set <= '1'; wait for 80 ns;
set <= '0'; wait for 260 ns;
set <= '1'; wait for 200 ns;
set <= '1'; wait for 20 ns;
end process;
reset_proc: process
begin
reset <= '0'; wait for 210 ns;
reset <= '1'; wait for 80 ns;
reset <= '1'; wait for 30 ns;
reset <= '1'; wait for 30 ns;
end process;
END;
< .ucf 파일 생성 >
NET "clk" LOC = P80;
NET "set" LOC = P67;
NET "reset" LOC = P62;
NET "D" LOC = P60;
NET "Q" LOC = P139;
NET "QBAR" LOC = P136;
< 동작 확인>

키워드

VHDL,   D플립플롭,   실험보고서,   플립플롭