목차
1. 회로의 임의의 node에서 유입전류와 유출전류의 관계
2. KCL의 수식 표현
3. 실험과정에 1-3대한 고찰
4. 실험과정 4-5에 대한 고찰
2. KCL의 수식 표현
3. 실험과정에 1-3대한 고찰
4. 실험과정 4-5에 대한 고찰
본문내용
실제 실험의 측정값은 I1 = 0.999mA, I2 = 2.039mA, I3 = 3.002mA, IT = 6.000mA였다.
이론값과 실제 측정값에 차이가 발생하는 가장 큰 이유는, 저항기 자체에 오차가 존재하기 때문이다. 그러나 측정 결과 모든 저항기의 오차율은 5% 이내로(측정값의 데이터는 생략한다) 퍼센트 허용오차를 만족했기에, 실험에 치명적인 오차를 발생시키지는 않을 것임을 추측할 수 있다. 실제로, 결과값은 이론값에 매우 근접하게 도출되었으며, 설계 조건을 근사적으로 만족하는 회로를 설계할 수 있었다.
이번 실험에서도 역시, 유입전류의 합 = 유출전류의 합 이라는 KCL을 실험적으로 증명할 수 있었다. (∵ 0.999mA + 2.039mA + 3.002mA = 6.040mA ≒ 6.000mA)
이론값과 실제 측정값에 차이가 발생하는 가장 큰 이유는, 저항기 자체에 오차가 존재하기 때문이다. 그러나 측정 결과 모든 저항기의 오차율은 5% 이내로(측정값의 데이터는 생략한다) 퍼센트 허용오차를 만족했기에, 실험에 치명적인 오차를 발생시키지는 않을 것임을 추측할 수 있다. 실제로, 결과값은 이론값에 매우 근접하게 도출되었으며, 설계 조건을 근사적으로 만족하는 회로를 설계할 수 있었다.
이번 실험에서도 역시, 유입전류의 합 = 유출전류의 합 이라는 KCL을 실험적으로 증명할 수 있었다. (∵ 0.999mA + 2.039mA + 3.002mA = 6.040mA ≒ 6.000mA)
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