고속 동작 곱셈기 설계

소개글

고속 동작 곱셈기 설계에 대한 보고서 자료입니다.

목차

1. 제목: 고속 동작 곱셈기 설계

2. 목적

3. 목표 및 기준 설정
(1) 목표 및 기준설정

4. 합성 및 분석
(1) 분석

5. 시험 및 평가
(1) 시험
(2) 평가

6. 논의 사항

본문내용

1. 제목: 고속 동작 곱셈기 설계

2. 목적
고속 동작 곱셈기의 설계를 통해 곱셈 과정에 있어서 shift and add를 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 sequential circuit의 설계 흐름을 숙지한다. 또한 VHDL을 이용한 곱셈기 설계를 통해 VHDL을 이용한 sequential circuit의 description 방법을 익히고 동작 확인 과정을 통해 simulation tool의 사용법을 익힌다.

3. 목표 및 기준 설정
(1) 목표 및 기준설정
shift and add 횟수 감소를 통해 고속 연산을 가능하게 하는 Booth’s multiplier를 설계한다. 이때 16-bit word의 입력과 출력을 가지도록 한다.
-곱셈기를 구현하기 위해 곱셈 과정에 대한 수학적 이론 정리

　≪ 그 림 ≫　≪ 그 림 ≫
　≪ 그 림 ≫

-곱셈 과정에서의 shift and add 동작에 대한 이해
　≪ 표 - 그림 파일 ≫




≪ … 중 략 … ≫




5. 시험 및 평가
(1) 시험
-VHDL을 이용하여 곱셈기 설계
library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;

entity BOOTH is
generic (N : integer := 16);
port (RESET, CLOCK, LOAD : in std_logic;
MULTIPLICAND, MULTIPLIER : in std_logic_vector(N-1 downto 0);
PRODUCT : out std_logic_vector(2*N-1 downto 0));
end BOOTH;

키워드

고속동작곱셈기,   곱셈기 설계,   고속 동작,   설계,   알고리즘,   VHDL