결과보고서 09장

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결과보고서 09장에 대한 보고서 자료입니다.

목차

1. 실험 목적
2. 사용기기 및 부품
3. 실험 결과
4. 연습 문제

본문내용

set
1
1
0
0
- <사진 1>과 <사진 2>에서 보듯이 SR입력을 11에서 00으로 바꿀때에는 두가지의 경우가 나타났다. 이는 스위치를 움직일 때 정확히 두 개를 한꺼번에 끌수가 없어서 생기는 현상이다.
- SR latch의 동작상태를 <그림 2>와 같은 시간도표상으로 나타내보았다. <그림 2>에서도 볼 수 있듯이, <표 1>의 특성표를 만족함을 볼 수 있다.
B. D latch
- D latch의 특성 실험을 위해 <그림 3>의 회로를 구현하였다.
- 입력 D와 C의 조합을 통해 <표 2>와 같은 특성표를 얻을 수있었다.
입력
출력
D
C
Q
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
- D latch의 동작을 <그림 4>와 같은 시간도표상에서 어떻게 나타나는지 확인해보았다.
- D latch의 동작에서 눈여겨 볼 부분은 <그림 4>마지막에서 C의 falling edge 이전 설정시간에 D가 1에서 0으로 변했을때이다. 이때 Q의 출력은 1과 0이 반복되어서 나옴을 확인할 수 있었다.
- D latch 동작에서 <그림 5>처럼 D와 C의 입력변화에 강제지연을 두면 출력이 어떻게 변하는지 알아 보았다.
- 그 결과 입력을 1→0→1으로 변화시켰을 때, Q의 값이 1→0→1로 변함을 확인할 수 있었다. 즉, 본래의 출력과 똑같음을 알 수 있었다. 다시말해, falling edge를 벗어나서 입력이 변화하여 올바른 결과가 나타난 것이다.
C. JK flip-flop
- JK flip-flop의 특성 실험을 위해 <그림 6>의 회로를 구현하였다.
- 구성한 회로에서 J,K,C의 입력을 조절하면서 입출력 특성표인 <표 3>을 완성하였다.
입력
다음 상태 출력
J
K
C
0
0
1
Q(hold)
0
1
1
0(reset)
1
0
1
1(set)
1
1
1
(toggle)
x
x
0
Q(hold)
- JK flip-flop의 특성을 보완하기 위해 사용한 7476 Master-Slave JK flip-flop의 실험을 위해 <그림 7>의 회로를 구현하였다.
- 7476 Master-slave JK flip-flop을 이용하여 입력조합을 통해 실험 한 결과 <표 4>와 같은 결과를 얻었다.
입력
출력(JK=11)
출력(JK=00)
S
C
Q
Q
0
0
1
1
1
1
0
1
1
0
1
0
1
0
0
1
0
1
1
1
last Q
last
last Q
last
- 7476을 이용한 2-bit counter의 회로를 구성하여서 SW1, SW2의 상태에 따라 Q1, Q2의 상태를 주파수 관점에서 과낯ㄹ한 결과 <그림 8>과 같은 시간도표상의 그래프를 얻을 수 있었다.
4. 연습 문제
A. IC 74109 에지트리거 플립플롭의 내부 회로도를 그리고 JK = 11일 때 상승에지에서 gate들의 천이상태를 timing diagram으로 그려서 동작을 설명하라(현재상태는 Q=1로 가정한다.)
B. IC 7476 master-slave JK 플립플롭의 내부 회로도를 그리고 클럭 펄스에 따른 동작을 timing diagram으로 그려라

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