[디지털회로설계 HW4] VHDL로 inverter 구현시 transport delay와 inertial delay의 차이점

소개글

[디지털회로설계 HW4] VHDL로 inverter 구현시 transport delay와 inertial delay의 차이점에 대한 보고서 자료입니다.

목차

1. 설계목표

2. 설계내용

3. 코드

4. 코드설명

5. 시뮬레이션 결과

6. 결과 토의

7. 참고서적

본문내용

신호가 주어지고 delay가 1.5ns이후에 발생을 하여야 하는데 둘 다 5.168, 5.188ns이후에 발생을 하였다. 이것에 대한문제는 계속 조작을 해보았으나 device내부에 있는 무언가가 다시 delay를 만들어 내어 신호가 더 늦게 발생한다는 것을 알게 되었다. device를 여러 개 바꾸어 가면서 신호를 입력하여 주었는데 각각의 device마다의 신호가 출력되는 시간이 다르게 나왔다. 그것을 보게 됨으로 써 device 내부의 요인에 의하여 delay가 생긴다는 것을 알 수 있었다. 그리고 c-d에서의 1.09ns도 마찬가지로 device 내부에 의한 delay의 가능성을 배재할 수 없다고 판단한다.
신호시작점(c)
신호끝점(d)
c - d
a(ns)
1
2
1
b_trans(ns)
6.168
7.258
1.09
b_iner(ns)
6.188
7.278
1.09
b_iner - a(ns)
5.168
5.258
b_trans - a(ns)
5.188
5.278
표 1. inertial, transport delay에 의한 신호의 변화
다음의 그림과 같이 Device를 비교해 보았는데 첫 번째가 이번 시뮬레이션을 나타낸 Device : Stratix3이고 두 번째 것이 비교를 하기 위하여 선택한 Device : MAX2이다. 여기서 보면 둘의 입력값은 같은데 출력값과 그 생긴 시간이 다른 것을 알 수 있다. 여기서 아까 말한 device에 의한 delay가 발생한다는 것을 확인하였다. 그리고 신호의 간격도 원래는 1ns를 주었는데 여기서는 출력 신호간격이 1.23ns로 변화하였다. 이것 또한 아까 시뮬레이션에서는 1.09ns가 발생하였는데 차이를 알 수 있었다. delay가 예상한 대로 나오지 않는 점은 device간에 발생하는 차이에 의한 것임을 알 수 있다.
신호시작점(c)
신호끝점(d)
c - d
a(ns)
1
2
1
b(ns)
3.797
5.027
1.23
b - a(ns)
2.797
3.027
표 2. inertial, transport delay에 의한 신호의 변화(Device:MAX2)
Device : Stratix3
Device : MAX2
7. 참고서적
- 이대영 저, 하드웨어 설계를 위한 VHDL 기초와 응용, 홍릉과학, 초판, 1995, pp.36-48, 64-66, 100
- 박세현 저, 디지털 시스템 설계를 위한 VHDL 기본과 활용, 그린, 초판, 1998 pp.31-39

키워드

전자공학실험,   VHDL,   inverter,   설계,   코드설명,   시뮬레이션 결과,   transport delay,   inertial delay,   디지털회로설계