정보통신 설계 - 집적 회로(Very Large Scale Integrated Circuit; VLSI)의 설계 과정

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본문내용

'd'
(a) 16개의 입력을 갖는 2단 논리회로
x = ab, y = c + d
F = ab(c+d)+c'd'(a'+b') = xy + x'y'
(b) 14개의 입력을 갖는 다단 논리회로
그림 2.2.3 회로 다단화
그림 2.2.4 기술 매핑
2.3 레이아웃 합성(Layout Synthesis)
자동 생성되거나 또는 물리적 Mask Pattern을 설계
(a)
(b)
그림 2.3.2 Floorplanning 과정
중요: 최적의 칩 면적 등
(a)
(b)
그림 2.3.3 배치 과정
중요: 칩 면적의 최소화, 배선 길이의 최소화 등
중요: 배선 면적의 최소화, 배선 길이의 최소화, via 최소화, 100% 배선 등
중요: Redundancy를 제거하여 칩 면적을 줄임.
DS 1 200 8;
9 in1;
L CM;
B 176 32 360 0;
L CC;
B 16 16 144 96;
B 16 16 576 96;
B 16 16 288 0;
B 16 16 432 0;
L CP;
L CP;
L CP; B 32 8 0 252;
B 32 8 0 228;
B 32 8 0 60;
B 32 8 0 36;
B 32 8 720 252;
B 32 8 720 228;
B 32 8 720 156;
B 32 8 720 132;
B 32 8 720 60;
B 32 8 720 36;
B 80 8 360 252;
B 80 8 360 228;
B 80 8 360 156;
B 80 8 360 132;
B 80 8 360 60;
B 80 8 360 36;
B 32 8 0 132;
B 752 16 360 240;
B 32 8 0 156;
B 752 16 360 144;
B 752 16 360 48;
B 752 32 360 328;
B 136 40 52 364;
B 384 40 360 364;
B 136 40 668 364;
L CM; B 32 432 576 168;
B 32 432 144 168;
L CND; B 32 32 144 368;
B 288 320 552 144;
L CPD; B 32 32 576 368;
B 288 320 168 144;
L CNW; B 352 432 168 168;
L CC; B 16 16 144 368;
B 16 16 576 368;
DF;
End;
그림 2.3.6 CMOS inverter 마스크 패턴의 CIF 표현
2.4 공정(Fabrication)
그림 2.4.1 웨이퍼에서 다이 분리 및 패키지에 다이 접착
DIP(Dual in Package) PGA(Pin Grid Array)
그림 2.4.2 THM(Through Hole Mounting) 패키지
SMD(Surface Mounting Device)
그림 2.4.3 SM(Surface Mounting) 패키지
그림 2.4.4 도선 접착 그림 2.4.5 몰딩
2.5 테스트(Test)
Test Jig : 부품 또는 장비의 주요 기능을 시험하고, 고장을 진단하기 위한 장치
Test Vector : 입력값 및 출력값으로 구성
그림 2.5.1 IC로 구성된 디지털 시스템의 간략도
결함 제거 단계
○ 결함 검출(defect detection) : 디지털 IC나 시스템의 동작을 올바른 동작과 비교 관찰
○ 결함 격리(defect isolation) : 디지털 IC 또는 시스템을 테스트하고 결함 부분을 격리
○ 결함 수정(defect correction) : 고장난 부분을 교환 또는 수리
디지털 시스템 결함
○ IC 내부 결함 : 칩과 패키지 내에서 발생하는 결함으로 제조 과정에서 일어나는 결함
○ IC 외부 결함 : IC를 사용한 디지털 시스템의 IC 주변에서 일어날 수 있는 결함
디지털 IC의 내부 결함
① IC 내부 회로의 기능 결함(function defect)
② IC 입력 또는 출력이 전원 또는 접지 사이에 단락(short)
③ IC 입력 또는 출력이 개방(open)
④ 핀과 핀 사이의 단락(전원과 접지와의 단락은 제외)
IC 외부 회로 결함
○ 신호선 결함 : 신호선 개방(open)과 신호선 단락(short)
○ 전원장치 결함
그림 2.5.2 패키지 IC 테스트
고장 모델(fault model)
고장들을 회로가 갖는 기능(function)에 의해서 모델화한 것
○ 논리 고장 모델(logic fault model)
회로의 논리 함수에 영향을 주는 고장들을 모델화. 고착모델을 많이 사용
○ 파라미터 고장 모델(parametric fault model)
회로 파라미터들의 크기에 영향을 주는 고장들을 모델화
→ 회로 파라미터 : 전압(voltage), 전류(current), 구동(drive)과 전달 지연(delay)
고착 고장(stuck-at fault)
물리적 결함이 회로 입출력 신호선의 값을 영구적으로 논리 0 또는 논리 1로 고정된다고 가정
○ stuck-at-1(s-a-1) 고장 : 신호 경로에서 영구적인 1을 만드는 고장
○ stuck-at-0(s-a-0) 고장 : 신호 경로에서 영구적인 0을 만드는 고장
(a) 입력 신호선 고착 고장 (b) 출력 신호선 고착 고장
그림 2.5.3 2입력 NAND 게이트에서 고착 고장
간단한 논리회로(조합논리) : 입력/출력으로 구성. Test Vector 사용
복잡한 논리회로(순차논리) : 입력/상태/출력으로 구성. 논리 Simulation을 사용
순차논리회로 테스팅의 어려움
회로 내부 상태의 설정 및 관측(observability)이 어렵다. (외부 출력용 Test Points 필요)
고장 검출을 위해서 긴 테스트 순차(test sequence)가 필요한 경우가 많다.
순차논리회로가 단일 고착 고장이라 해도 다중 고착 고장으로 간주해 취급해야 한다.
복잡한 디지털 시스템 시험 방법
Scan Testing : Scan 입력에 대한 출력 관측. Internal scan 및 Boundary scan
BIST(Built-In Self Test)
그림 2.5.4 내부 스캔 테스팅 개략도
그림 2.5.5 주사경로를 갖는 순차논리회로 모델
Boundary scan은 IEEE1149.1에 표준화 되어 있음.
그림 2.5.6 경계 주사
그림 2.5.7 BIST 기법이 사용된 ASIC

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정보통신 설계,   집적 회로(Very Large Scale Integrated Circuit; VL,   설계 과정,   집적 회로