[전자공학 실험] 래치와 플립플롭 : SR 래치와 D 래치에 대한 논리회로를 이해하고, 각 래치에서 출력을 예측할 수 없는 경우를 분석한다. 주종 JK 플립플롭과 에지트리거 JK 플립플롭의 구조와 동작원리를 이해한다

소개글

[전자공학 실험] 래치와 플립플롭 : SR 래치와 D 래치에 대한 논리회로를 이해하고, 각 래치에서 출력을 예측할 수 없는 경우를 분석한다. 주종 JK 플립플롭과 에지트리거 JK 플립플롭의 구조와 동작원리를 이해한다에 대한 보고서 자료입니다.

목차

래치와 플립플롭

1. 실험 목적
2. 실험 해설
3. 예비 문제
4. 사용기기 및 부품
5. 실험 내용
6. 실험 결과
7. 연습 문제

본문내용

Q가 1이 나온다면 가 먼저 1이 나오는 것, 누가 먼저 결과가 나오냐는 경주에 의하여 Q값이 바뀐다. Q가 0이 나오려면 버퍼를 달아주면 만들 수 있다.
B. Propagation delay를 정의하고 이 변수들이 SR NOR 래치에 어떠한 영향을 미치는지 설명하라.
- 원하는 값을 얻기 위해 걸리는 시간으로 볼 수 있다. 이 때문에 race condition이 생성된다.
C. JK 플립플롭에서 race-around 문제를 설명하라.
4. 사용기기 및 부품
7400 Quad 2-input NAND, 7402 Quad 2-input NOR, 7410 Triple 3-input NAND
5. 실험 내용
A. SR latch
(1) <그림 8>의 회로를 구성하라.
(2) 입력 S와 R의 조합을 통해 진리표를 완성한다. 표의 상태 행에서 set, reset, last Q, ambiguous 등으로 구분하여 기입한다.
(3) SR latch의 동작을 시간도표로 나타내고, 특히, S=R=1에서 S=R=0상태로 부꿀 때 출력이 어떻게 결정되는지 분석한다.
(4) S=R=1에서 S=R=0 상태로 바꿀 때 출력 Q와 가 어떤상태로 되는지 확인하고, 그 반대경우로 만들려면 어떻게 하면 되는지 회로를 구성하라.
B. D latch
(1) <그림 9>의 회로를 구성한다.
(2) 입력 D와 C의 조합을 통해 진리표를 완성한다.
(3) D latch의 동작을 시간도표로 나타내고, 특히 끝 부분에서 C의 falling edge 이전 설정시간에 D가 1에서 0으로 변하면 출력상태가 어떻게 되는지 분석한다.
(4) <그림 10>과 같이 D latch 입력 D와 C를 같은 값으로 하는 데 C 입력 앞에 설정시간 이내의 강제지연을 두면 D 입력이 1->0->1로 변화할 때 출력이 어떻게 달라지는지 분석한다.
C. JK flip-flop
(1) <그림 11>의 회로를 구성하고, 입출력 간의 특성 진리표를 완성한다.
(2) JK = 11 인 경우에 다은 상태 출력 Q+는 가 되지않음을 분석하고, 이 문제를 해결하기위한 주종플립플롭과 에지 트리거 플립플롭의 구조와 동작을 기술한다.
(3) <그림 12>의 회로를 구성한다.
(4) JK = 11일때와 JK = 00일 때 S와 C의 조합을 통해 진리표를 완성하고 <그림 12>의 동작에 대해 기술한다.
(5) S,C 입력을 모두 1로 두고 J,K 입력을 조합하여 진리표를 완성한다.
(6) <그림 12>의 회로를 구성한다.
(7) SW1, SW2의 상태에 따라 Q1, Q2의 상태를 주파수 관점에서 관찰하여 시간도표를 완성하라.
6. 실험 결과
A. SR latch
- SR latch의 특성 실험을 위해 <그림 1>의 회로를 구현하였다.
- S와 R의 조합을 통해 <표 1>과 같은 특성표를 완성하였다.
- 이때 SR = 11상태와 SR = 00상태의 출력을 측정할때에는 SR=10,SR=01상태에서 변화를 주어 결과를 분석하였다.
입력
출력
S
R
Q
상태
0
0
last Q
last
hold
0
1
0
1
reset
1
0
1
0
set
1
1
0
0
- <사진 1>과 <사진 2>에서 보듯이 SR입력을 11에서 00으로 바꿀때에는 두가지의 경우가 나타났다. 이는 스위치를 움직일 때 정확히 두 개를 한꺼번에 끌수가 없어서 생기는 현상이다.
- SR latch의 동작상태를 <그림 2>와 같은 시간도표상으로 나타내보았다. <그림 2>에서도 볼 수 있듯이, <표 1>의 특성표를 만족함을 볼 수 있다.
B. D latch
- D latch의 특성 실험을 위해 <그림 3>의 회로를 구현하였다.
- 입력 D와 C의 조합을 통해 <표 2>와 같은 특성표를 얻을 수있었다.
입력
출력
D
C
Q
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
- D latch의 동작을 <그림 4>와 같은 시간도표상에서 어떻게 나타나는지 확인해보았다.
- D latch의 동작에서 눈여겨 볼 부분은 <그림 4>마지막에서 C의 falling edge 이전 설정시간에 D가 1에서 0으로 변했을때이다. 이때 Q의 출력은 1과 0이 반복되어서 나옴을 확인할 수 있었다.
- D latch 동작에서 <그림 5>처럼 D와 C의 입력변화에 강제지연을 두면 출력이 어떻게 변하는지 알아 보았다.
- 그 결과 입력을 1→0→1으로 변화시켰을 때, Q의 값이 1→0→1로 변함을 확인할 수 있었다. 즉, 본래의 출력과 똑같음을 알 수 있었다. 다시말해, falling edge를 벗어나서 입력이 변화하여 올바른 결과가 나타난 것이다.
C. JK flip-flop
- JK flip-flop의 특성 실험을 위해 <그림 6>의 회로를 구현하였다.
- 구성한 회로에서 J,K,C의 입력을 조절하면서 입출력 특성표인 <표 3>을 완성하였다.
입력
다음 상태 출력
J
K
C
0
0
1
Q(hold)
0
1
1
0(reset)
1
0
1
1(set)
1
1
1
(toggle)
x
x
0
Q(hold)
- JK flip-flop의 특성을 보완하기 위해 사용한 7476 Master-Slave JK flip-flop의 실험을 위해 <그림 7>의 회로를 구현하였다.
- 7476 Master-slave JK flip-flop을 이용하여 입력조합을 통해 실험 한 결과 <표 4>와 같은 결과를 얻었다.
입력
출력(JK=11)
출력(JK=00)
S
C
Q
Q
0
0
1
1
1
1
0
1
1
0
1
0
1
0
0
1
0
1
1
1
last Q
last
last Q
last
- 7476을 이용한 2-bit counter의 회로를 구성하여서 SW1, SW2의 상태에 따라 Q1, Q2의 상태를 주파수 관점에서 과낯ㄹ한 결과 <그림 8>과 같은 시간도표상의 그래프를 얻을 수 있었다.
7. 연습 문제
A. IC 74109 에지트리거 플립플롭의 내부 회로도를 그리고 JK = 11일 때 상승에지에서 gate들의 천이상태를 timing diagram으로 그려서 동작을 설명하라(현재상태는 Q=1로 가정한다.)
B. IC 7476 master-slave JK 플립플롭의 내부 회로도를 그리고 클럭 펄스에 따른 동작을 timing diagram으로 그려라

키워드

전자공학 실험,   래치,   플립플롭,   실험 결과,   논리회로,   동작원리,   래치와 플립플롭