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이 다음 플립플롭의 입력으로 연결되어있어서 클락을 주면 우측으로 쉬프트 되는 구조입니다. 실험 시작 후 4clock 후에 출력 A에 1이 입력되어 A->B->C->D->A 순으로 1만 순환하게 됩니다.
⇒ 실험 (4)의 결과도 시간이 부족하여 회로를 구
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실험 결과에서 본 CMOS의 TTL interface의 원리를 설명하라.
⇒ 시스템에 interface을 한다는 것은 회로의 출력을 다른 전기적 특성을 갖는 시스템이나 회로의 입력에 연결하는 것을 말한다. CMOS와 TTL을 interface하여 사용하는 이유는 CMOS와 TTL은 서로
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실험이었습니다. D 플립플롭은 D 래치에 CLK (clock)이 있다는 것이라고 생각할 수 있습니다. 이 회로는 처음 D입력이 0일 때, 변화하는 CLK 값에 따라 달라지는 Q값을 관찰하고, D입력이 1일 경우에 대해서도 변화하는 결과 값을 고려하여 진리표를
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실험에 사용된 저항이 모두 1k으로 같은 값의 저항을 가지므로 비슷한 양의 전류가 흐르고, 전체 전류 는 이들의 합인 30에 가까운 값이 되는 것을 확인할 수 있었습니다.
네 번째 실험은 <그림 3.12>의 회로도처럼 직렬연결과 병렬연결이 모
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아니었을 것이고 (함수발생기가 더 정확한 값을 보여줍니다.), 각 Gate 자체의 저항도 영향을 미쳤을 것입니다. 이러한 오차를 발생시킬 수 있는 요인들을 생각한다면 실험결과는 모두 옳게 나왔다고 생각됩니다. 실험
설계 및 고찰
고찰
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회로 구성 외에도 특히 저항과 멀티미터를 직렬로 연결하는 것이 아직도 미숙한 것이 회로에는 문제가 없음에도 불구하고 측정하는 것에서 실수를 하게 되어 잘못된 곳을 측정하여 이상한 결과 값이 나오게 된 것 같습니다. 다음 실험에서는
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실험에서 사용한 데이터시트와 진리표를 다시 확인해야했습니다.
첫 번째 실험을 했을 때는 반가산기와 완전히 동일한 회로를 실험을 했기 때문에 실험 이론에 있는 진리표를 참고하며 실험을 했기 때문에 결과 값을 예상하기 더 쉬웠습니다
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1.00[V], 전류 제한 값이 0.200[A]가 되도록 조정하라. <그림 7.17>의 회로를 구성한 후 고정저항 또는 가변저항을 이용하여 값을 1, 3.3, 10, 30, 50, 60, 70, 80, 90, 100, [] 로 할 경우 전류 과 을 측정하라. 실험목적
실험이론
실험준비물
실험
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결과가 잘 나왔다면 위의 사진과 같은 파형을 얻을 수 있었을 것입니다. (7476 소자로 시뮬레이션이 가능했다면 파형은 실제실험에서 오실로스코프의 역할을 하는 vpulse소자를 이용하여 파형을 얻어낼 수 있었을 것입니다.) 실험목적
예비
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점점 증가시켜 출력전압이 약 3.5V일 때의 주파수를 측정하여 그 주파수가 3dB인 것을 확인하였습니다. 첫 번째 실험으로 크기와 위상이 감소하는 것을 확인할 수 있었습니다. 또한 인덕터의 값이 변하면 회로에 영향을 미쳐 결과값도 변하는
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