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표 20-1. 1차 저역통과 필터
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표 20-2. 저역통과 필터의 차단주파수
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표 20-3. 2차 저역통과 필터
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D1
비고 및 고찰
실험 1은 ROM을 논리소자들을 이용하여 만들어 보는 실험이었습니다. 실험 1의 회로는 SW1~4에 따라서 저장되어 있는 데이터가 출력되는 회로입니다. 이 실험은 스위치를 동작시키지 않은 상태에서의 기본 값은 입력된 값인 A~H에
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결과, 실험 (2)와 실험 (3) 모두 위상차 값은 90이고, 역률은 0이 되는 것을 확인할 수 있었습니다.
실험에서 무시할 수 있을 정도의 작은 오차가 발생했는데, 이 오차의 원인은 회로의 임피던스가 증가하고, Z에서 소모되는 전력이 증가하게 되었
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실험은 회로에서 주파수, 인덕터, 캐패시터의 값을 변화 시켜가며 파형의 변화를 관찰하는 시간이었습니다. 그 결과로 인덕터는 회로에서 전압을 지연시키고, 커패시터는 회로에서의 전압이 앞서게 되게 하고, 저항은 주파수에 영향을 받지
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이 다음 플립플롭의 입력으로 연결되어있어서 클락을 주면 우측으로 쉬프트 되는 구조입니다. 실험 시작 후 4clock 후에 출력 A에 1이 입력되어 A->B->C->D->A 순으로 1만 순환하게 됩니다.
⇒ 실험 (4)의 결과도 시간이 부족하여 회로를 구
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실험 결과에서 본 CMOS의 TTL interface의 원리를 설명하라.
⇒ 시스템에 interface을 한다는 것은 회로의 출력을 다른 전기적 특성을 갖는 시스템이나 회로의 입력에 연결하는 것을 말한다. CMOS와 TTL을 interface하여 사용하는 이유는 CMOS와 TTL은 서로
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실험 (1)만 실험실에서 할 수 있었고, 실험 (2)와 실험 (3)은 회로를 가져가서 동방에서 하였습니다.
첫 번째 실험은 회로가 매우 복잡하여 회로를 구성하는데 실수를 많이 하여서 시간이 많이 지체되었지만, 결과 값은 1에 해당하는 5V에 가깝게,
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실험이었습니다. D 플립플롭은 D 래치에 CLK (clock)이 있다는 것이라고 생각할 수 있습니다. 이 회로는 처음 D입력이 0일 때, 변화하는 CLK 값에 따라 달라지는 Q값을 관찰하고, D입력이 1일 경우에 대해서도 변화하는 결과 값을 고려하여 진리표를
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회로에서 정현파 대신에 5[VPP] 50[kHz]의 펄스 파형을 인가하고, 펄스의 상승 시간과 하강 시간을 측정하라.
⇒ CH1 상승 시간 : 26.21ns, 하강 시간 : 27.14ns
CH2 상승 시간 : 5.600, 하강 시간 : 5.640
⇒ 대략적인 위상 90 실험목적
실험이론
예비 과
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실험에 사용된 저항이 모두 1k으로 같은 값의 저항을 가지므로 비슷한 양의 전류가 흐르고, 전체 전류 는 이들의 합인 30에 가까운 값이 되는 것을 확인할 수 있었습니다.
네 번째 실험은 <그림 3.12>의 회로도처럼 직렬연결과 병렬연결이 모
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