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4~12장까지의 실험
(1) Figure 3.5의 Y2 논리식, 회로도, 사진, 진리표.
논리식 = B\' ∙ ( A⊕ C ) + ( ( A ⊕ C ) ⊕ D ) ∙ B
2. Figure 3.5의 Y2의 little m notation.
F = ∑m(2,3,5,6,8,9,12,15)
3. Karnaugh map과 minimize논리식
4. Minimize된 회로
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통한 C Class-AB Output Stage시뮬레이션
(입력 전압이 일 때의 입력과 출력 전압)
- 출력 전압의 포화 전압은 4.9V 즉 이다.
< 3. 참 고 문 헌 >
- 아주대학교 기초전기실험 교재. < 1. Data Sheet >
< 2. 설계 검증 (시뮬레이션) >
< 3. 참 고 문 헌 >
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고찰 >
실험 8. Output Stage 회로를 통하여 BJT와 다이오드를 이용해 Class-A Output Stage를 설계해보고, 입력파형에 따른 출력파형의 변화에 대하여 실험을 통하여 알아보았다.
Class-A Output Stage에서는 일정 전압 아래에서는 출력전압은 입력전압에
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따라서, 이론상의 내용과 실험적 오차가 발생함.
소감
Capacitor와 저항이 직렬로 연결된 회로에서 시간별로 감소하는 전압을 측정하는 실험.
기기사용에 익숙하지 않아 실험이 조금 어려웠음. 결과값
계산과정
그래프
오차원인
토의
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/ Rm 이므로,
V값을 유도하면,
V = Vm(1 + Rs / Rm)
즉, 전압계의 최대 측정 범위의 Vm의 (1+ Rs/Rm) 배의 전압까지 측정할 수 있으며,
여러 개의 Rs를 선택 사용함으로써 측정범위가 다른 몇 개의 전압계 구실을 한계의 전압계로 할 수 있다.
(계기의 파
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C값에 영향을 미치는 요소를 열거하라.
(3) 실험절차 (1),(2)의 회로에 대하여 이론치를 계산하여 표14.1과 표14.2의 형식으로 구성하라.
(4) 실험절차 (5),(6)의 회로에 대하여 이론치를 계산하여 표14.3과 표14.4의 형식으로 구성하라.
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실험 7 실험 IC : 555 타이머 실험
◎ 결과 보고서
1. 2)-1 이론치 : *VCC(5) = 3.3V ,, 실험치 : 4V
1. 2)-2 이론치 : Hi=0.695(R+R)C=0.7ms ,, low=0.695Ra*C=0.23ms
실험치 : Hi=0.6ms low=0.26ms
1. 2)-3 이론치 : T=0.695(R+2R)C ,, T=0.93mHz ,, 실험치 : 0.925mHz
1. 2)-4 이론치 : D===75% ,,
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