DDS_PLL Hybrid 주파수 합성기

본문내용

된다.
(4.1.20)
는 VCO 입력 capacitance와 병렬 결합되어 있으므로 loop filter 특성 왜곡을 방지하기 위해서 3배 이상의 크기를 가져야 한다.
제 2 절 PLL 설계 및 제작
본 논문에서 최종적으로 제작하고자 하는 것은 DDS를 이용해 800MHz의 출력 주파수를 내는 PLL 모듈이다. 표 2.1는 DDS의 모듈의 설계 규격이다. PLL의 설계 규격은 DDS를 이용한 PLL 모듈의 설계 규격에서 주파수 체배에 따라 저하되는 특성을 고려하여 정하였다. 본 논문에서 사용되는 PLL IC는 National Semiconductor사의 LM2326을 사용하였다. 설계된 PLL 모듈의 규격은 표 4.1과 같다.
4.2.1 PLL 설계
표 4.1 PLL 모듈의 설계 규격
항목
단위
설계규격
주파수 대역
MHz
800
직류 공급전원
V
5
기준 주파수
MHz
7
스퓨리어스
dBc
<-70
위상잡음
dBc/Hz
@1kHz offset
<-80
설계된 PLL회로의 특성을 미리 알아보기 위해 National Semiconductor사에서 제공하는 시뮬레이션을 이용하여 특성을 알아보았다. 아래에 보이는 그림 4.5, 4.6, 4.7이 각각 Lock time analysis, Phase noise, Bode plot를 나타내는 그림이다.
그림 4.5 Lock time analysis
그림 4.6 Phase noise
그림 4.7 Bode plot
4.2.2 PLL 제작 및 측정
실제로 설계하여 제작한 PLL 모듈의 모습은 그림 4.8이다. 아직 VCO를 제작하여 연결하기 전의 모습이다.
그림 4.8 실제로 제작된 PLL 모듈
실제로 제작한 VCO 모듈을 제작한 DDS의 출력 주파수를 Reference 주파수로 받아서 측정하였다. 측정 결과는 아래의 그림과 같다. 3장에서 설계, 제작한 VCO를 사용하여 최종적으로 DDS/PLL Hybrid 주파수합성기의 출력 주파수를 얻었다. 그림 4.9는 VCO의 데이터를 입력하지 않았을 때의 출력 주파수로 812MHz가 나온 것을 볼 수 있다.
그림 4.9 PLL 모듈의 데이터 입력 전 출력 주파수
프린터 포트를 통해서 각각의 데이터 핀에 데이터를 입력하여 800MHz의 출력주파수를 얻고자 하였다. PLL의 R counter는 35였고 N counter는 4000이었다. 잡음은 측정하지 않았으나 5V의 직류공급원을 통해서 7MHz의 기준주파수를 받아 800MH의 출력주파수를 얻은 것을 확인할 수 있었다.
그림 4.10 데이터 입력을 통한 최종 PLL 모듈의 출력 주파수
제 5 장 결 론
본 논문에서는 높은 주파수, 빠른 lock time, 고해상도를 갖는 주파수 합성기를 DDS를 이용한 PLL 모듈을 이용하여 설계 및 제작 하였다. 또한 PLL에 사용되어지는 VCO를 설계 및 제작하였다. DDS는 높은 주파수 해상도, 빠른 lock time, 낮은 위상잡음 등의 장점이 있지만, 출력 주파수가 낮은 단점이 있다. 그러나 출력 주파수가 높은 PLL의 기준 주파수로 DDS를 사용하면 주파수가 높고 해상도가 뛰어난 주파수합성기를 구현할 수 있다. 그런데 DDS의 출력 주파수를 PLL의 기준 주파수로 사용할 경우 DDS의 주파수 해상도, 위상잡음, 그리고 스퓨리어스 특성이 저하된다. 그중 실제 시스템에 사용하는데 가장 문제가 되는 것은 스퓨리어스 특성이다.
본 논문에서는 앨리어싱 억압 필터를 집중정수 소자를 사용해 설계하였는데, 통과 대역 5~8MHz인 필터를 사용하여 낮은 주파수의 스퓨리어스를 제거하여 최적의 성능을 가진 출력 주파수를 얻고자 하였다. 제작된 DDS는 25MHz을 기준 클럭을 사용하여 7MHz의 출력 주파수를 얻었다. 이와 같은 특성의 DDS를 PLL모듈의 기준 주파수로 사용하여 최종 주파수인 800MHz를 얻었다. 본 논문에서는 성능에는 관심을 두지 않고 최종 출력 주파수를 얻고자 하였다. 하지만 보다 좋은 성능을 얻고자 한다면 DDS에서는 최우선적으로 앨리어싱 억압필터의 설계가 중요하다고 하겠다. 또한 DDS 회로와 PLL 회로의 격리도를 높임으로써 스퓨리어스 특성을 개선시킬 수 있을 것이다. PLL에서는 정확한 스펙에서의 루프필터 설계가 최우선적으로 진행되어야 하며 성능 좋은 Reference 주파수를 사용하여야 한다. VCO의 성능을 개선하기 위해서는 출력단에 Lowpass 필터를 달아줌으로서 하모닉 성분을 제거할 수 있을 것이다. 성능보다는 최종 출력을 얻고자 하였기에 잡음 개선 방법은 크게 고려하지 않았지만 후에 다시 제작을 한다면 이러한 점들을 고려하여 최적화된 DDS/PLL 주파수 합성기를 설계, 제작할 수 있을 것이라 생각된다.
본 논문에서 설계하고 제작하고자 한 DDS/PLL 주파수 합성기는 가장 기초적인 회로였으나 완벽하게 제작에 성공하지 못했다. 많은 노력과 연구가 필요하다고 느껴지며 설계한 것과 같이 제작이 되어졌다면 높은 주파수 해상도를 필요로 하는 시스템에 폭넓게 사용될 수 있을 것이라 예상된다. 향후 다른 종류의 DDS IC 검토, 앨리어스 억압 필터의 특성 개선, PLL 모듈과의 최적화를 통해 스퓨리어스 특성을 개선시킬 수 있을 것으로 생각된다. 또한 DDS와 PLL을 동시에 조정하기 위한 프로그램의 개발이 필요하다고 여겨진다.
참 고 문 헌
[1] 고윤수, WLL용 PLL 모듈 설계 및 제작, 충남대학교 석사학위논문, 1999
[2] 류준규, IMT-2000용 Fractional-N PLL 모듈 설계 및 제작, 충남대학교 석사학위논문, 2001
[3] 지충호, DDS/PLL Hybrid 광대역 주파수 합성기 설계 및 제작, 충남대학교 석사학위논문, 2005
[4] 이기정, 직접디지털 합성기를 이용한 PLL 모듈 설계 및 제작, 충남대학교 석사학위논문, 2003
[5] 하경수, DDS/PLL Hybrid 주파수 합성기 설계 및 제작, 충남대학교 석사학위논문, 2004
[6] 김용, C-Band용 VCO의 설계 및 제작, 충남대학교 석사학위논문, 1999
[7] 황수설, Switchable VCO를 이용한 듀얼 모드 PLL 모듈 설계 및 제작, 충남대학교 석사학위논문, 2000

키워드

주파수합성기,   DDS,   PLL,   ,VCO