Pspice를 이용한 DLL구현

목차

- 목 차 -
1. 서론

2. PLL / DLL의 기본개념과 동작원리

3. Phase Detector (위상검출기)의 기본개념과 동작원리

4. Loop Filter의 기본개념과 동작원리

5. Chage Pump (전하펌프)의 기본개념과 동작원리

6. VCO (전압제어 발진기) 기본개념과 동작원리

7. VCDL (전압제어 지연단) 기본개념과 동작원리

8. DLL 구현 및 시물레이션

9. 결론

♦ 참고문헌

본문내용

탕으로 두 입력 신호를 논리‘0’으로 리셋 시키는 구조를 사용함으로써 Up과 Down신호가 충분한 시간동안 논리‘1’의 값을 유지할 수 있도록 설계하였고 이에 따라 위상주파수 검출기가 NAND 게이트의 문턱전압에 상관없이 동작하게 함으로써 Dead Zone 문제를 해결 하였다. 또한 차동신호를 입력으로 가지는 전하펌프 루프필터를 고려하여 출력부분에 간단한 인버터를 사용하여 차동출력 발생이 가능하도록 설계하였다. <1>
전하펌프를 설계하는데 있어서는 위에 회로에서 구현하였던 회로를 구현하기에는 광범위한 회로가 요구됨으로 인하여 UP신호가 들어가는 곳에 PMOS로 들어가는 하나의 입력신호를 인가하였고 NMOS 쪽에는 DOWN신호를 인가하여 위상간의 차이를 전하펌프에서 전류의 크기로 바꾸어 전하펌프로 전달되도록 설계하였다.
자세한 동작을 살펴보면 먼저 전하펌프 루프필터의 출력으로 발생하는 제어전압은 Delay cell의 PMOS의 게이트에 입력된다. 바이어스 전압에 따른 실제적인 PMOS의 부하저항 값이 변화가 되고, 따라서 Delay cell이 가지는 지연값이 변화되며 이러한 현상을 이용하여 제어 전압을 통해 전체의 발진 주파수를 조절하게 된다. 루프필터에서는 앞에서 구현하였던 인덕터를 사용한 low pass filter 형태의 회로를 추가하여 일정한 주파수 이하에서는 전압의 공급을 차단시키는 역할을 함으로써 VCDL에 인가되는 전압의 양을 조절하게 된다. <8>
원래 1차 시스템인 DLL에서는 단지 한 개의 capacitor를 사용하여 루프필터를 구현 할 수 있다. 그리고 루프필터는 차지펌프를 통해서 생성된 전류를 VCDL에 제어전압으로 사용하기 위해 전류를 전압으로 바꾸어 주는 역할을 하게 된다. 마지막으로 입력단에 버퍼를 배치함으로써 PDF의 위상차 검출에서 보다 정확한 결과를 얻어 낼 수가 있다.
마지막으로 구현한 VCDL의 모델은 위에서 제안한 몇 개의 inverter가 직렬로 연결 된 inverter chain형태로 공급전압의 노이즈를 최소화하고 같은 위상으로 피드백으로 Delay가 이루어지는 회로를 구현 하였다.
그림 34. 제안된 DLL 구조
본 논문에서는 이처럼 앞에서 구현해 본 각각의 블록도를 바탕으로 하나의
완성된 DLL을 구현하였다, 먼저 Phase Detector대신 PDF를 사용하여 생성된 두 신호의 위상과 비가 같아지도록 제어할 수 있다. Current -starved 형태의 방식과 비슷한 inverter chain방식으로 구현된 VCDL을 이용함으로써 하나의 인버터와 mos를 통과하는 전하량을 조절함으로써 VCDL의 전체 지연시간을 제어하게 된다.
제안한 DLL은 외부클럭과 내부클럭 사이에 초기 시간차를 고려하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부클럭은 VCDL의 중간출력 클럭과 최종 출력 클럭이며 2클럭의 위상차는 180도이다. 이를 위해 Delay Cell의 수는 홀수개가 되어야 한다. 입력된 주파수를 70Hz로 주고 각각에 대한을 입력전압을 가한 후에 DLL의 파형을 측정하였다.
그림 35. 입력전압 1
그림 36. 입력전압 2
그림 37. DLL의 동기화 된 파형
9. 결론
DLL은 마이크로프로세서 및 메모리 인터페이스 등과 같은 여러 응용분야에서 필수적으로 사용되고 있다. DLL은 칩간의 통신에서 클럭의 동기화 및 clock distribution 에서 클럭의 skew를 제거하기 위해 사용된다. 특히 고주파가 요구되는 응용분야에서 타이밍 정확도와 시스템 성능향상을 위해 DLL이 적절히 사용될 수 있다. DLL은 1차 시스템이기 때문에 항상 안정한 상태를 유지하며, PLL에 비해서 설계가 용이한 장점이 있다. 게다가, PLL보다 더 짧은 locking time을 가지며 지터의 크기를 줄일 수 있기 때문에, clock multiplication이 요구되지 않는 경우에는 PLL보다 DLL을 사용하는 것이 좋다.
이처럼 각 블락도들의 특성을 PSPICE로 여러종류를 설계 및 시물레이션 해봄으로써 전반적인 DLL을 이해하고 나아가 주파수와 위상의 관한 전반적인 특성을 이해하는데 많은 도움이 되었다고 생각한다.
앞으로 지금까지 연구 되오고 있는 여러 종류의 DLL과 더불어 광대역이나 더 낳은 환경에서 동작할 수 있는 새로운 DLL을 개발하여 DDR과 SDRAM과 디스플레이 등의 고속병렬 I/O 구조에서 유용하게 쓰일 수 있기를 기대해 본다.
- 참 고 문 헌 -
<1> 이 석 호, 광대역 아날로그 Dual - Loop Delay Locked Loop, 동국대학교 대학원 전 자공학과 석사 논문 , 국회도서관 DLL 석사논문 자료실. 2005.
<2> RF Design House, PLL / VCO 부분 , http://www.rfdh.com/
<3> 이 윤 우 , 성 창 경 , 최 우 영, A Low-Voltage and Wide Range Phase Lock Loop for standard Mobile Image Achitecture, 석사 논문(연세대학교 전기전자 공학과, 삼성전자 LSI 시스템) 2004
<4> 김 대 정, “DLL기반의주파수 합성기” IDEC News Letter January, vol.34,
no.5, p.16 ~ p.17 2005
<5> CMOS ADC DLL PLL 칩의 최신 기술 동향, 포항공대 전기전자 공학과,
IDEC News Letter Octorber, vol.23, no. 5, p.16 ~ p.17 2003.
<6> 최 평 Pspice 기초와 활용 - 북두 출판사 2000 p.477 ~ p.479 VCO .
<7> 윤 정 배, “두 개의 DLL을 이용한 pulse shrinking delay line 제어회로”, 인하대 대학원 (2004) 석사 논문 , 국회도서관 DLL 석사논문 자료실.
<8> 류 영 수, 락킹 상태 표시기를 이용한 지연 고정 루프 기반의 클록 합성기 설계, 부경대 대학원 2006 석사 논문 , 국회도서관 DLL 석사논문 자료실.
<9> 백 동 철, PSpice를 이용한 회로설계의 기초, 복두출판사 2001 p.56~p.57 Active Filter

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