FastInfrared최종

목차

Fast Infrared (FIR) Communication Port

11.1 Signal Description

11.2 FICP Operation

11. 2. 1 4PPM Modulation

11.2.2 Frame Format

11.2.3 Address Field

11.2.5 Data Filed

11.2.6 CRC Field

11.2.7 Baud Rate Generation

11.2.8 Receive Operation

11.2.9 Transmit Operation

11.2.10 Transmit and Receive FIFOs

11.2.11 Trailing or Error Bytes in the Receive FIFO

11.3 FICP Register Definitions

11.3.1 FICP Control Register 0 (ICCR0)

11.3.2 FICP Control Register 1 (ICCR1)

11.3.3 FICP Control Register 2 (ICCR2)

11.3.4 FICP Data Register (ICDR)

11.3.5 FICP Status Register 0 (ICSR0)

11.3.6 FICP Status Register 1 (ICSR1)

11.4 FICP Register Summary

본문내용

ddress match 값을 허락하기 위해 ICCR1은 FICP가 이용가능 할 동안 써질 것이다.
This is a read/write register. Ignore reads from reserved bits. Write zeros to reserved bits.
11.3.3 FICP Control Register 2 (ICCR2)
table 11-4에서 보여지는 ICCR2는 전송의 양극성과 송신 data pin을 제어하는 2bit field와 송신 FIFO trigger level을 결정하는 2bit field로 구성되어 있다. FICP는 이 bit들이 변화할 때 동작할 수 없다. (RXE=TXE=0)
This is a read/write register. Ignore reads from reserved bits. Write zeros to reserved bits.
11.3.4 FICP Data Register (ICDR)
table 11-5에서 보여지는 ICDR은 32bit register이고 register이 읽을 때 수신 FIFO 바닥 값이 그것의 낮은 8bit이고 register이 써질때 전송 FIFO의 top 값이 낮은 8bit이다.
ICDR을 읽는 것은 수신 FIFO의 바닥 값 낮은 8bit에 접근 하는 것이다. data가 수신 FIFO의 top에 들어갈 때, bit 8 - 10은 data의 각 부분이 수신 될 때를 일으키는 상태를 가리키는 tag들처럼 사용된다. 그 tag bits들은 그 상태를 나타내는 data byte와 함께 FIFO 아래로 이동한다. FIFO의 바닥에 data가 도착했을 때 FIFO 값들 중 bit 8은 end-of-frame(EOF)로 이동하고 bit 9는 CRC error flag로 이동하고, bit 10은 수신 overrun (ROR)flag로 이동한다. FICP안에 있는 이 모든 flag들은 register 상태가 1이다. 이 flag들은 프래임의 마지막 byte를 나타내는 FIFO의 바닥에 있는 값인지 reception 동안 만나게 되는 error 값인지 결정하기 위해 읽어 야만 한다. 그 flag들을 check 한 후에 FIFO 값은 읽을 수 있다. 이것은 수신 FIFO의 다음 위치에 있는 data를 바닥 값이 있는 공간, 그것의 EOF, CRE 그리고 상태 register로 ROR bits를 이동하기 위해서이다.
수신 FIFO의 바닥 8, 16, 32 공간(trigger level에 의해 결정되는)의 어떤 곳에 tag bit가 set일 때 FIFO의 end/error flag는 상태 register 안에서 set 된다. FIFO의 바닥값에 error bit가 없어서 set일 경우 EIF flag는 clear 된다. EIF가 setdlfEo interrupt는 동작하고 수신 FIFO DMA 요구는 사용 불가능이다. 소프트웨어는 FIFO로부터 data 값이 지워지기 전에 ICSR1에서 FIFO와 EOF, CRE, ROR, error flag들을 체크하기 위해 비어있어야만 한다. 각 값들이 지워진 후에 만약 어떤 것이 end나 error tag를 남겨두고 set이 되면 EIF bit는 결정을 위해 반드시 체크해야만 하고, 모든 set tag들이 FIFO의 바닥 값으로부터 충분한 값을 가질때까지 이 절차를 반복한다. EIF가 clear 될 때 수신 FIFO를 위해 DMA 서비는 다시 이용가능이다.
프로세서가 reset일 때 모든 FIFO들은 clear 된다. 전송 FIFO는 TXE가 0일때 clear된다. 수신 FIFO는 RXE가 0일 때 clear 된다.
This is a read/write register. Ignore reads from reserved bits. Write zeros to reserved bits.
11.3.5 FICP Status Register 0 (ICSR0)
table 11-6에서 보여지는 ICSR0는 전송 FIFO 서비스 요구, 수신 FIFO 서비스 요구, 수신자 중단, 전송 FIFO underrun, 프레임 error, 그리고 수신 FIFO 상태에서 end/error를 나타내는 bits로 구성된다. 이 각각의 hardware-detected events들은 interrupt 신호가 되고 interrupt controller에게 요구한다.
만약 bit 신호가 interrupt 요구 라면, 그것은 bit는 set 길이 만큼 interrupt 요구 신호를 보낼 것이다. 그 bit가 clear 될 때, 그 interrupt는 clear 된다. read/write bits 들은 상태 bit라고 불리운다. read only bit는 flag라고 불리운다. 하드웨어에 의해 그것들이 set 된 후에 소프트웨어에 의해 clear 되야만 하는 상태 bit는 sticky 상태 bit라고 불리운다. sticky 상태 bit에 1을 쓰면 clear 된다. 0을 쓰면 아무 영향이 없다. read only flag들은 하드웨어에 의해 set 되고 clear 된다. read only flag에 쓰는 것은 아무 영향이 없다. interrupt를 일으키는 어떤 bit들은 제어 register에 있는 mask bit와 일치하는 것을 갖는다.
This is a read/write register. Ignore reads from reserved bits. Write zeros to reserved bit
11.3.6 FICP Status Register 1 (ICSR1)
table 11-7에서 보여지는 ICSR 1은 수신자는 동기화, 전송자는 active, 전송 FIFO는 다 차지 않았음, 수신 FIFO는 비어있지 않음, EOF, CRE 또는 underrun error는 일으키는 것을 가리키는 flag들로 구성되어 있다.
This is a read-only register. Ignore reads from reserved bits.
11.4 FICP Register Summary
table 11-8은 register와 FICP block과 결합하는 것과 그것들에 접근하기 위해 사용된 물리적 주소를 보여준다.

키워드

임베디드,   트랜스 시버,   ICDR