비동기 카운터_예비보고서
본 자료는 5페이지 의 미리보기를 제공합니다. 이미지를 클릭하여 주세요.
닫기
  • 1
  • 2
  • 3
  • 4
  • 5
  • 6
  • 7
  • 8
  • 9
  • 10
  • 11
  • 12
  • 13
  • 14
  • 15
  • 16
해당 자료는 5페이지 까지만 미리보기를 제공합니다.
5페이지 이후부터 다운로드 후 확인할 수 있습니다.

목차

1. 실험 목표

2. 실험 준비물

3. 예비 이론

4. 실험 방법 및 시뮬레이션

5. 고찰

본문내용

e, f, dp에 연결해주면 된다. 7Segment를 사용할 때는 low active를 사용해야 한다. 소자의 출력단자는 QA~QD이다. QD가 상위비트이고 QA가 하위비트이다. QA~QD에서 74143은 BCD 카운터이므로 0000~1001 사이의 값이 카운터 되어 출력된다. STRB는 LOW일 때 카운터하고 HIGH일 경우엔 카운터는 되지만 바이너리 출력은 정지된다.
[점검문제 12.7] 7468과 74190과의 차이점은 무엇인가?
7468은 10진카운터인 반면에 74190은 0부터 9까지만 출력하는 BCD카운터이다. 그리고 74190의 경우에는 Load 입력이 있다. Load가 0일 경우 동작하지 않고 Load가 1일 경우에만 동작한다. Load에 1이 입력되면 바이너리 입력 a,b,c,d의 값을 출력하는데 입력된 바이너리 값부터 카운트한다. 74190은 up/down 카운터의 기능도 있다. 74190은 CLK가 HIGH일 때만 활성화되고 7468의 경우 LOW일 경우에만 활성화 된다. 7468은 1번의 경우 CLK이 A,B 2개가 있는게 특징이다. 2번의 경우는 클록을 입력하면 4비트 BCD 카운터로 작동되지만 1번의 경우 한 곳에만 CLK을 입력하면 2씩 카운터 되어 출력된다.
4. 실험 방법 및 시뮬레이션
[예비실험 1-1] 그림 12.16의 up-down 카운터를 JK 플립플랍으로 설계하기 위한 테이블을 그리고 입력식을 구하시오.
현재 상태
입력
다음 상태
플립플랍 입력
C
B
A
X
C
B
A
JC
KC
JB
KB
JA
KA
0
0
0
0
1
1
1
1
X
1
X
1
X
0
0
0
1
0
0
1
0
X
0
X
1
X
0
0
1
0
0
0
0
0
X
0
X
X
1
0
0
1
1
0
1
0
0
X
1
X
X
1
0
1
0
0
0
0
1
0
X
X
1
1
X
0
1
0
1
0
1
1
0
X
X
0
1
X
0
1
1
0
0
1
0
0
X
X
0
X
1
0
1
1
1
1
0
0
1
X
X
1
X
1
1
0
0
0
0
1
1
X
1
1
X
1
X
1
0
0
1
1
0
1
X
0
0
X
1
X
1
0
1
0
1
0
0
X
0
0
X
X
1
1
0
1
1
1
1
0
X
0
1
X
X
1
1
1
0
0
1
0
1
X
0
X
1
1
X
1
1
0
1
1
1
1
X
0
X
0
1
X
1
1
1
0
1
1
0
X
0
X
0
X
1
1
1
1
1
0
0
0
X
1
X
1
X
1
진리표를 작성하고 K-map을 그리면 다음과 같다.
[예비실험 1-2] Graphic editor로 설계하여 출력하시오.
위의 회로는 1번에서 구한 JK플립플랍의 입력식을 바탕으로 구성하였다. 입력식에서 각각의 J와 K의 입력식이 같으므로 J와 K가 같이 묶여 T플립플랍처럼 회로가 구성됨을 알 수 있다. 응답 파형을 보면 출력은 클록이 PGT일 경우에 반응한다. 응답 출력은 이론에서 직접 해 보았던 T플립플랍을 이용한 up-down 카운터와 같게 나온다. 입력 X가 1일 경우 출력은 0에서 7까지 카운터 되고 X가 0일 경우 propagation delay 이후 7에서 0으로 카운터 된다.
[예비실험 1-3] VHDL 언어로 다시 설계하여 비교하시오.
[예비실험 2-1] Mod 9 카운터를 VHDL로 설계하시오.
Mod-n 카운터는 0에서 n-1까지 세는 카운터이다. 따라서 Mod-9 카운터는 0에서 8까지 카운터 된다. 위는 Mod-9 카운터를 VHDL로 설계한 것이다. CLEAR 기능을 추가하여 CLEAR가 1일 경우 출력 Q는 0으로 초기화 되고 다시 0이 될 경우 처음부터 다시 카운터 한다.
[예비실험 2-2] 회로를 구성하여 결과를 확인하시오.
4개의 플립플랍을 이용하여 16개의 상태를 나타낼 수 있다. 이 중 사용하지 않는 1001~1111은 0000으로 천이되도록 설계되었다. 출력을 보면 클록이 PGT일 경우 출력이 활성화 됨을 알 수 있고 0~8까지 카운터 되는 것을 확인할 수 있다.
[예비실험 3-1] 존슨 카운터를 VHDL로 설계하시오.
존슨 카운터를 VHDL을 이용하여 설계하였다. 이 카운터는 1000→1100→1110→1111→0111→0011의 순서대로 변화한다. VHDL을 이용하여 CLEAR 기능을 추가하였는데 CLEAR가 1일 경우 0000으로 초기화된다. CLEAR가 다시 0으로 되면 다시 처음부터 카운터 된다.
[예비실험 3-2] 디코딩 로직을 함께 설계하여 출력을 나타내 보시오.
존슨 카운터는 링 카운터와 비슷한 구조이지만 링 카운터의 경우 출력 Q를 되먹이는 반면 존슨 카운터는 출력을 Q로 되먹인다. 회로도에서 두 번째 플립플랍의 2QN이 첫 번째 플립플랍의 입력 1D로 연결되어 있는 걸 확인할 수 있다. 존슨 카운터를 링 카운터처럼 순차적으로 바뀌는 카운터로 사용하려면 적절한 디코딩 회로가 필요하다. 디코딩 회로를 통과하면 링 카운터처럼 순차적으로 천이가 된다. n비트의 존슨 카운터의 경우 2n개의 AND회로가 필요하다. 위에서는 4비트의 존슨 카운터이므로 8개의 AND게이트를 사용하였다.
5. 고찰
이번에는 동기 카운터에 대해서 공부하였다. up-down 카운터, Mod-n 카운터, 존슨 카운터의 작동개념을 가상으로 회로를 설계한 후 시뮬레이션을 실행해 가면서 이해하였다. 이번에 다루는 모든 카운터들은 각 출력이 클록에 의해서 동기화가 된다는 사실을 알 수 있었다. 가상회로를 설계하는 과정도 비동기 카운터 설계와 같은 방식이라서 까다롭진 않았다. 한 가지 존슨 카운터의 경우에는 AND 게이트의 연결부분이 너무 많아서 회로를 설계할 때 복잡해 눈이 아플 정도였던 게 좀 힘들었다. 선을 연결해야 하는 부분이 많은 만큼 직접 실험할 때에는 더더욱 신중을 기해서 하나하나 연결해 나가야겠다는 생각이 들었다. 실험할 때 사소한 실수도 하지 않고 신속하고 정확한 실험이 되었으면 좋겠다. 이제 어느덧 학기말이다. 지금까지 배운 내용들, 또는 배우지는 않았지만 다른 자료를 활용해서 이제 본격적으로 프로젝트를 준비해야 한다. 내 경우 전자주사위나 다른 LED표현회로를 할 예정이다. 아직은 정하지 않았지만 빨리 결정해 준비해가면서 훌륭한 작품을 만들 수 있도록 노력해야겠다.
  • 가격2,000
  • 페이지수16페이지
  • 등록일2011.11.25
  • 저작시기2011.1
  • 파일형식한글(hwp)
  • 자료번호#716562
본 자료는 최근 2주간 다운받은 회원이 없습니다.
청소해
다운로드 장바구니