[전자공학과] VHDL[VHSIC HardwareDescription Language]에 대하여

목차

1. VHDL의 뜻
2. VHDL이 만들어진 배경
3. VHDL의 장점
4. VHDL의 단점
5. 하드웨어 디자인과 프로그래밍 언어적 디자인
6. 제품제작에 VHDL이 쓰이는 과정
7. VDHL의 규칙
8. VDHL용어의 정의와 표현
9. VHDL 예약어 / 키워드
10. VHDL 주석
11. VDHL 식별어
12. VDHL 기본구성과 표현
13. 마치며..

본문내용

회사에서 제공하는 문서 편집기를 이용할 경우 시각적으로 서로 다른 색깔을 사용함으로써 이를 구분해 주는 경우도 있다. <표 1>에 예약어가 알파벳 순서로 정렬되어 있다.
10. VHDL 주석
VHDL에서 주석은 -- 로 표시된다. 여느 프로그래밍 언어에서와 마찬가지로 이러한 주석문은 VHDL의 수행에는 아무런 영향을 미치지 않는다. 프로그래밍에서의 습관이라고 할 수 있겠으나 프로그래머나 설계자에 따라서 주석을 활용하는 부류와 그렇지 않는 부류의 사람들이 확연히 구분되어지는 경우가 종종 있다. 올바른 프로그래밍 습관은 가급적 주석문을 많이 활용해 이를 문서에 포함토록 하는 것이다. 이는 프로그래밍의 양이 방대해지고 또 개발 기간이 길어짐에 따라 문서화에도 도움이 돼 프로그래밍할 때 이점으로 작용한다. 기타 VHDL을 사용할 때는 다음과 같은 주의 사항들이 있다.
1. 모든 알파벳은 대문자와 소문자를 구별하지 않고 똑같이 취급한다. 따라서 변수 선언이나 사용시에 이에 대한 혼란이 없도록 한다.
2. 주석은 마이너스(-) 두 개로 시작하며, 그 줄 끝까지만 유효하다.
3. 한 문장은 세미콜론(;)으로 끝나야 한다.
4. 식별어가 한 라인을 넘길 수 없다.
5. 식별어 중간에 공백을 사용할 수 없으며, 여러 개의 식별어 나열시에는 콤마(,)로서 구분한다.
6. 식별어의 처음 부분에 언더바(_)를 사용할 수 없으며, 연속된 두 개의 언더바, 마지막 문자로의 언더바를 사용할 수 없다.
11. VDHL 식별어
식별어는 일반 프로그래밍 언어에서와 마찬가지 의미를 지닌다. VHDL에서는 엔터티(entity) 이름, 아키텍처 몸체(architecture body), 포트(port) 그리고 함수(function) 등을 정의하기 위해 사용된다. 일반 프로그래밍 언어의 그것과 마찬가지로 VHDL도 식별어의 첫 번째 문자는 반드시 영문으로 시작하며 두 번째 문자부터 영문자 및 숫자 그리고 언더바(_)등이 올 수 있다.
12. VDHL 기본구성과 표현
VHDL의 기본 구성으로써 여러 가지 종류의 Design Unit이 있다. 그중 가장 기본이 되는 최소한의 단위로써 Entity Declaration과 Architecture Body가 있다.
ㆍ객체(Object)와 자료형(Data Type) 및 연산자(Operator)
ㆍ동작적 표현(Behavioral Description)과 구조적 표현(Structural Description)
ㆍ순차 처리문과 병행 처리문
Entity 선언부는 사용자가 설계하고자 하는 시스템의 외적 연결을 담당하는 부분이다. 회로의 내부적인 구조나 연결 등을 고려할 필요가 없으며 여기서 정의한 것을 통해 다음의 Architecture Body에서 내부적 동작을 여러 가지 방법으로 표현할 수 있다. 다시 말해 외부와의 통신을 위한 입출력 선을 정의하는 것을 Entity 선언이라고 한다. 그 다음으로 Architecture Body는 사용자가 설계하고자 하는 시스템 내부의 동작을 세부적으로 정의하는 부분이다. 이것이 기본구성단위이다.
여기에 추가로 2가지를 더 알아보면, 패키지 선언 단위와 구성 선언 단위가 있다.
우선, VHDL에서 자료형과 부 프로그램 등을 하나의 파일로 만드는 것을 패키지라고 한다. 이러한 패키지는 자료형과 함수, 프로시저등을 중복으로 선언하거나 기술하지 않고 한번만 기술하여 이를 여러 설계에서 공동으로 사용토록 모아 둔 것을 의미한다. 일반 프로그래밍 언어의 라이브러리 및 헤더 파일과 같은 개념이라고 해도 될 것이다. 이러한 패키지도 엔터티와 아키텍처처럼 각각 선언과 몸체의 단위로 구분된다. 패키지 선언(package declaration)에서는 외부에서 필요한 데이터 타입이나 부 프로그램 등을 선언하는 것이고, 몸체는 패키지 선언 부분에서 정의한 부 프로그램의 구현을 담당하는 부분이다.
둘째로, 구성 선언(configuration declaration) 단위가 있다. 구성 선언 단위에서는 기본적으로 엔터티와 아키텍처 간에 상호 연결을 표현한다. 보통 하나의 엔터티는 여러 개의 아키텍처를 가질 수 있으며, 각각의 아키텍처는 여러 형태의 동작 표현으로 구성될 수 있다. 이런 동작의 특성을 따로 표현하거나 현재의 파일에서 사용한 동작의 표현을 기술할 수 있게 만든 것이 구성이다. 이러한 구성 선언은 설계한 회로의 상태를 간단히 설명해 주며, 이 특성을 이용해 계층 구조 형식의 하향식 설계 회로를 시뮬레이션이나 합성시 이미 별도로 합성된 다른 파일과 연결시켜 주는 역할도 한다. 링커(linker)와 비슷한 역할이라 할 것이다.
13. 마치며..
지금까지 VHDL에 관하여 간략하게 알아보았다. 이번 숙제를 통하여 VHDL에 대한 배경부터 장점과 단점, 다른 언어와의 비교, 쓰이는 곳과 VHDL의 기본요소까지 확실하게 알 수 있었다. 추가로 이번 디지털회로설계와 깊은 연관이 있는 VHDL. 확실하게 익혀야겠다. 참 흥미로운 언어이다!!
14. 참고문헌
1. Douglas J. Smith, 『HDL Chip Design' A Practical Guide for Designing, Synthesizing and Simulating ASICs and FPGAs using VHDL or Verilog』, Doone Publications
2. 이준성 외, 『Xilinx Foundation을 이용한 디지털 시스템 설계』, 복두 출판사
3. 차영배 외, 『VHDL을 이용한 CPLD/FPGA 설계』, 다다미디어
4. 정희성 외, 『디지털 회로 기술 언어 입문, 논리설계와 HDL의 기초』, 홍릉 과학 출판사
5. 최명렬, 『주문형 반도체 설계 ASIC DESIGN』, 하이테크정보
6. Stephen Brown/Zvonko Vranesic, 『Fundamentals of Digital Logic with VHDL Design 3/e』, Mc Graw Hill
7. http://www.roboblock.co.kr/info/info8.htm
8. http://blog.naver.com/r2adne?Redirect=Log&logNo=120155040778

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