비례제어기를 갖는 폐루프제어

소개글

비례제어기를 갖는 폐루프제어에 대한 보고서 자료입니다.

목차

실험목적
기본이론
실험회로
사용기기 및 재료
실험순서 및 결과

본문내용

측정불가
표 3-3. C1 = 0.047uF , C2 = 0.47uF에서 상승시간과 정상편차
각각 커패시터 값과 이득 값에 주어진 파형의 정상상태 출력전압과 이 출력전압의 10%~90%까지의 시간, 즉 상승시간과 입력파형의 1Vpp와 출력파형이 정상상태로 도달한 출력전압의 차이를 정상편차로 나타내었다. 오버슈트가 4% 정도가 나올 때 까지 이득을 바꿔가며 찾아보았다. 이득이 5에서 오버슈트가 4%정도가 나옴을 확인하였다.
입력전압을 제거하고, D점에 구형파 전압 1Vpp, 100Hz를 인가하여 외란에 대한 응답특성을 오실로스코프로 관측하시오. 또한 전달함수에 의한 MATLAB 시뮬레이션 및 Pspice 시뮬레이션 결과를 나타내고 서로 비교하시오. 비례제어기의 이득은 1, 10, 50으로 각각 설정한다.
[1] C1 = 0.01uF , C2 = 0.1uF
(1) 비례이득 1
표4-1. C1 = 0.01uF , C2 = 0.1uF에서 비례이득이 1일 때 DSO, Pspice, MATLAB 파형
(2) 비례이득 10
표4-2. C1 = 0.01uF , C2 = 0.1uF에서 비례이득이 10일 때 DSO, Pspice, MATLAB 파형
(3) 비례이득 50
표4-3. C1 = 0.01uF , C2 = 0.1uF에서 비례이득이 50일 때 DSO, Pspice, MATLAB 파형
(4) 비례이득 100
표4-4.C1 = 0.01uF , C2 = 0.1uF에서 비례이득이 100일 때 DSO, Pspice, MATLAB 파형
[2] C1 = 0.02uF , C2 = 0.2uF
(1) 비례이득 1
표4-5. C1 = 0.02uF , C2 = 0.2uF에서 비례이득이 1일 때 DSO, Pspice, MATLAB 파형
(2) 비례이득 10
표4-6. C1 = 0.02uF , C2 = 0.2uF에서 비례이득이 10일 때 DSO, Pspice, MATLAB 파형
(3) 비례이득 50
표4-7. C1 = 0.02uF , C2 = 0.2uF에서 비례이득이 50일 때 DSO, Pspice, MATLAB 파형
(4) 비례이득 100
표4-8. C1 = 0.02uF , C2 = 0.2uF에서 비례이득이 100일 때 DSO, Pspice, MATLAB 파형
[3] C1 = 0.047uF , C2 = 0.47uF
(1) 비례이득 1
표4-9. C1 = 0.047uF , C2 = 0.47uF에서 비례이득이 1일 때 DSO, Pspice, MATLAB 파형
(2) 비례이득 10
표4-10. C1 = 0.047uF , C2 = 0.47uF에서 비례이득이 10일 때 DSO, Pspice, MATLAB 파형
(3) 비례이득 50
표4-11. C1 = 0.047uF , C2 = 0.47uF에서 비례이득이 50일 때 DSO, Pspice, MATLAB 파형
(4) 비례이득 100
표4-12. C1 = 0.047uF , C2 = 0.47uF에서 비례이득이 100일 때 DSO, Pspice, MATLAB 파형
외란에 대한 정정시간 및 정상편차를 측정하시오.
[1] C1 = 0.01uF , C2 = 0.1uF
커패시터
비례이득
정정시간
정상편차
1
2.8ms
470mV
10
1.5ms
90mV
50
1ms
20mV
100
측정불가
측정불가
표 5-1. C1 = 0.01uF , C2 = 0.1uF에서 정정시간과 정상편차
[2] C1 = 0.02uF , C2 = 0.2uF
커패시터
비례이득
정정시간
정상편차
1
4ms
470mV
10
1.5ms
90mV
50
1ms
20mV
100
1ms
측정불가
표 5-2. C1 = 0.02uF , C2 = 0.2uF에서 정정시간과 정상편차
[3] C1 = 0.047uF , C2 = 0.47uF
커패시터
비례이득
정정시간
정상편차
1
8ms
470mV
10
45ms
90mV
50
3ms
20mV
100
1ms
측정불가
표 5-3. C1 = 0.047uF , C2 = 0.47uF에서 정정시간과 정상편차
정상편차를 줄이기 위해 이득을 증가시키고 이득을 증가하면 역시 외란의 영향이 줄어드는 것을 볼 수 있었다. 역시 비례제어기의 단점인 외란출력을 0으로 만들 수 없음을 확인하였고, 이득 값 Kp값을 너무 많이 올리면 결국에는 진동하여 불안정해짐을 확인하였다. 또한 콘덴서 값을 증가시키며 여러 번 반복해 보았는데 시정수가 커짐에 따라 응답이 느려져 정정시간이 커짐을 확인하였고 또한 같은 콘덴서에서 이득을 올림에 따라 정정시간이 감소함도 확인할 수 있었다. 이유는 이득을 크게 하면 커진 %os로 빠른 응답이 되어 정정시간을 감소시키는 것으로 확인되었다.
콘덴서 C1과 C2를 가각 0.02uF, 0.2uF 및 0.047uF, 0.47uF로 변경하고 위의 5.3 ~ 5.7의 과정을 반복하시오.
위의 5.3 ~ 5.7 실험에 함께 첨부 하였습니다.
실험결과 검토 및 고찰
비례제어기와 2차 지연요소를 결합한 회로를 구성하여 제어기의 중요한 역할인 1. 출력이 입력을 추종할 수 있어야 한다. 2. 외란에 의한 영향을 받지 않아야 한다. 의 두가지를 관찰한 결과, 비례이득을 올림으로써 어느 정도 제어할 수 있었지만 오차를 zero로 만들지 못해 P제어기 보다는 PI제어기를 많이 사용한다. 이론적으로 정상상태 오차와 외란 출력을 거의 0에 가져가야 하지만 실제 실험으로는 이론과 다르게 나왔다.
5.3 실험을 통해 이득의 변화에 따른 오차를 관찰한 결과, 이득을 올림으로써 오차를 많이 감소 시켰지만 그에 따른 오버슈트가 생김으로 인해 결국 불안정해 짐을 알 수 있다. 또한 5.4 실험을 통해 오버슈트 및 정상상태 오차를 동시에 만족하는 이득이 5~6 사이 임을 확인하였다. 5.6, 5.7 실험을 통해 이득을 올리면서 오차가 많이 줄었지만, 이득을 올릴수록 또한 오버슈트가 생겨 불안정해 짐을 확인하였다.
실제 실험과 함께 다양한 도구를 이용해 실험값을 이론값과 비교해 볼 수 있었다. 특히 전달함수 만으로 뽑아내는 매트랩의 경루 이론값을 정확하게 보여 주었지만, 실제회로를 컴퓨터로 구성하는 PSpice는 이론과 다름을 눈으로 보여주었고, 또한 실제 실험에서도 이론과는 다른 양상을 보임을 알 수 있었다.

키워드

부경대,   부경대학교,   제어계측공학과,   제어과,   제어계측,   제어,   PI제어기