VHDL이 무엇이냐?

본문내용

s
begin
process(a, b, s)
begin
if ( s = '0') then
y <= a;
else
y <= b;
end if;
end process;
end rtl;
이것이 VHDL의 장점입니다. VHDL을 이렇게 보시면 됩니다. 회로 설계를 할 수 있는 표준 언어다. 모든 것은 장점과 단점을 가지고 있습니다. 단점에 비해 많은 장점을 가지고 있습니다. Schemetic으로 구현할 수 있는 회로는 약 5만 게이트 정도입니다. 손으로 직접 그리는 것보다는 VHDL을 이용해 시간과 비용을 줄이는 것이 좋겠지요.
외국 검색 사이트(야후 또는 알타비스타 등등)를 이용해 VHDL을 입력해서 한번 찾아보세요. 얼마나 많은 사이트가 존재하는지. 국내 사이트도 많이 존재하고 있습니다.
새로운 것을 배운다는 것은 힘들지만, 시간이 있는 전자과 3, 4학년에게는 적극 권하고 싶네요. 현실적으로도 펜티엄 칩도 이 VHDL을 이용해 설계하고 있습니다. 고급의 반도체 설계나 회로 설계를 원한다면 제 강의가 아니라도 다른 책을 이용해 한번 시도해 보시기를 바랍니다.
오늘은 개략적인 강의를 했지만 다음 시간에는 VHDL의 개요에 대해서 알아보기로 하겠습니다.

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VHDL이 무엇이냐?,   Backgroud,   반가산기,   Laguage,   VHDL,   언어