Qutus2 게임 만들기 ( ASIC, Active-HDL ,FPGA, QUTUS2 5.1)

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Qutus2 게임 만들기 ( ASIC, Active-HDL ,FPGA, QUTUS2 5.1)에 대한 보고서 자료입니다.

본문내용

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity data_gen is
port(reset, active : in std_logic;
V_sync, Left_But, Right_But : in std_logic;
H_count, V_count : in std_logic_vector(9 downto 0);
addr : out std_logic_vector(14 downto 0);
data : out std_logic_vector(2 downto 0);
wr : out std_logic;
sel : out std_logic_vector(1 downto 0);
play : out std_logic);
end data_gen;

architecture beh of data_gen is
signal x_count : std_logic_vector(7 downto 0); -- Video RAM Low address
signal y_count : std_logic_vector(6 downto 0); -- Video RAM High address
signal m_count : std_logic_vector(3 downto 0);
signal stop : std_logic; -- 똥에 맞을 시 게임을 제어 하기 위한 시그널
signal m_clk : std_logic;
signal sssm_clk,sm_clk,ssm_clk : std_logic;
signal bar_pos : std_logic_vector(7 downto 0);
signal dd1,dd2,dd3,dd4,dd5,dd6,dd7,dd8,dd9,dd10,dd11 : std_logic_vector(6 downto 0); -- 똥들

begin

process( V_sync, reset )--motion clock generator
begin
if(reset='0') then
m_count<="0000";
m_clk<='0';
sm_clk<='0';
ssm_clk<='0';
sssm_clk<='0'; -- 클럭을 제어하기 위한 변수들
elsif(V_sync'event and V_sync='1' and stop='0' ) then

m_count<=m_count+1;
m_clk<=m_count(0); -- 속도 제어
sm_clk<=m_count(1);
ssm_clk<=m_count(2);
sssm_clk<=m_count(3); -- 단계별 클럭 속도?

end if;
end process;



-----------------각 똥의 움직임-------------

process(ssm_clk, reset)
begin
if(reset='0') then
dd1<=conv_std_logic_vector(4,7);
elsif(ssm_clk'event and ssm_clk='1') then
dd1<=dd1+1;
end if;
end process;

process(sssm_clk, reset)
begin
if(reset='0') then
dd2<=conv_std_logic_vector(15,7);
elsif(sm_clk'event and sm_clk='1') then
dd2<=dd2+2;
end if;
end process;

process(ssm_clk, reset)
begin
if(reset='0') then
dd3<=conv_std_logic_vector(26,7);
elsif(ssm_clk'event and ssm_clk='1') then
dd3<=dd3+4;
end if;
end process;

process(ssm_clk, reset)
begin
if(reset='0') then
dd4<=conv_std_logic_vector(40,7);
elsif(ssm_clk'event and ssm_clk='1') then
dd4<=dd4+2;
end if;
end process;

키워드

ASIC,   HDL,   QUTUS,   FPGA,   게임,   소스