목차
1. 목적
2. 이론
1)MOSFET의 기본원리
2) MOSFET의 Parameter 및 동작원리
3) 피스파이스 시뮬레이션
- N채널
- P채널
2. 이론
1)MOSFET의 기본원리
2) MOSFET의 Parameter 및 동작원리
3) 피스파이스 시뮬레이션
- N채널
- P채널
본문내용
간단하게 측정하는 방법은 [그림 6-6(b)]와 같이 VDS 가 매우 작은 값을 갖을 때 ID 를 VGS의 함수로 나타낸 Graph를 이용하는 것이다. 즉, (식 6-6)과 같이 표현된 것 처럼 ID versus VGS plot에서 X-axis와 만나는 지점이 VT가 된다.
MOSFET의 특성을 나타내는 중요한 Parameter 중의 하나는 [그림 6-7]에 나타나 있는 Subthreshold slope이다. SS의 정의는 (식 6-7)과 같이 Drain 전류가 1 decade(10배) 증가하는데 필요한 Gate 전압의 비율로서 SS가 작을수록 좋은 Device특성을 나타내고, 이론적으로는 m = 1 일 때 상온에서 약 60 mv/decade 값을 나타내며 실제 소자에서는 대략 70~ 100 mv/decade의 값을 갖는다.
그 외에 VGS = 0 V이고 VDS = VDD 일 때의 ID를 Off current라고 하며, VGS = VDD 이고 VDS = VDD 일 때의 ID를 On current라고 하는데 On curent를 Off current로 나눈 비율을 On-Off ratio라 하며 이 On-Off ratio가 클수록 좋은 소자 특성을 나타낸다고 할 수 있다. 즉, 같은 On-Current에서는Off current가 낮을수록 좋으며, 같은 Off current에서는 On-Current가 클수록 좋다고 할 수 있다.
특히 TFT(Thin Film Transistor) LCD에 사용되는 poly-TFT나 amorphous-TFT MOSFET소자에서는 이 On-Off ratio가 매우 중요한 parameter 중의 하나로서 이 On-Off ratio를 키우기 위해 많은 노력을 기울이고 있다.
[그림 6-7]에서 추가적으로 DIBL (Drain Induced Barrier Lowering)을 추출할 수 있는데, Drain 전압이 매우 작은 경우 (0.1 V) 와 VDD인 경우에 같은 Drain 전류를 얻기 위해 필요한 Gate 전압의 차이를 나타내며 그 값은 작을수록 Short channel effect가 작은 것으로 바람직한 특성을 나타낸다.
[그림 6-7]과 [그림 6=8]은 Gate length가 0.35 m인 실제 소자를 측정한 결과이다. [그림 6-8]을 보면 Drain 전압이 증가함에 따라 Drain 전류가 조금씩 실제로 증가함을 보이고 있다.
n-채널 MOSFET
p-채널 MOSFET
MOSFET의 특성을 나타내는 중요한 Parameter 중의 하나는 [그림 6-7]에 나타나 있는 Subthreshold slope이다. SS의 정의는 (식 6-7)과 같이 Drain 전류가 1 decade(10배) 증가하는데 필요한 Gate 전압의 비율로서 SS가 작을수록 좋은 Device특성을 나타내고, 이론적으로는 m = 1 일 때 상온에서 약 60 mv/decade 값을 나타내며 실제 소자에서는 대략 70~ 100 mv/decade의 값을 갖는다.
그 외에 VGS = 0 V이고 VDS = VDD 일 때의 ID를 Off current라고 하며, VGS = VDD 이고 VDS = VDD 일 때의 ID를 On current라고 하는데 On curent를 Off current로 나눈 비율을 On-Off ratio라 하며 이 On-Off ratio가 클수록 좋은 소자 특성을 나타낸다고 할 수 있다. 즉, 같은 On-Current에서는Off current가 낮을수록 좋으며, 같은 Off current에서는 On-Current가 클수록 좋다고 할 수 있다.
특히 TFT(Thin Film Transistor) LCD에 사용되는 poly-TFT나 amorphous-TFT MOSFET소자에서는 이 On-Off ratio가 매우 중요한 parameter 중의 하나로서 이 On-Off ratio를 키우기 위해 많은 노력을 기울이고 있다.
[그림 6-7]에서 추가적으로 DIBL (Drain Induced Barrier Lowering)을 추출할 수 있는데, Drain 전압이 매우 작은 경우 (0.1 V) 와 VDD인 경우에 같은 Drain 전류를 얻기 위해 필요한 Gate 전압의 차이를 나타내며 그 값은 작을수록 Short channel effect가 작은 것으로 바람직한 특성을 나타낸다.
[그림 6-7]과 [그림 6=8]은 Gate length가 0.35 m인 실제 소자를 측정한 결과이다. [그림 6-8]을 보면 Drain 전압이 증가함에 따라 Drain 전류가 조금씩 실제로 증가함을 보이고 있다.
n-채널 MOSFET
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