제 7장 (예비) 기본 논리 게이트 설계 실험

소개글

제 7장 (예비) 기본 논리 게이트 설계 실험에 대한 보고서 자료입니다.

목차

① 게이트들을 트랜지스터로 어떻게 구현하는지 알아보시오.

② XOR 게이트를 최소의 2입력 AND, OR, NAND, NOR, NOT 등을 이용하여 구현해 보시오.

③ TTL, ECL, MOS, CMOS에 대하여 조사하시오.

④ 카르노 맵을 이용하여 진리표를 부울 대수 방정식으로 만드시오.

➄ 전 뺄셈기와 반 뺄셈기의 부울 대수 방정식을 만드시오.

본문내용

로직을 가지는 트랜지스터이다.
⇒ TTL 이 74시리즈로 유명한것처럼 CMOS역시 400 시리즈로 유명하며, TTL못지않은 제품군을 형성하고 있다.
⇒ CMOS 의 특징을 나열하면 다음과 같다.
- 소비 전력이 매우 작다.
- 전달 특성이 우수하다.
- 잡음 여유가 크다.
- 집적도가 높다.
- 입력 임피던스가 높다.
- 동작 전압 범위가 넓다.
CMOS 역시 TTL과 마찬가지로 H레벨과L레벨을 인식하는 전압의 범위가 정해져 있다.
CMOS의 입.출력 전류 조건은 TTL에 비해 매우 우수한 특성을 가지고 있다.
CMOS의 입력핀에는 H,L레벨에 관계없이 거의 전류가 흐르지 않는다.
CMOS의 출력핀이 H레벨일 때에는 CMOS로부터 유출전류가 흘러나온다.(약 5㎃정도)
CMOS의 출력핀이 L레벨일 때에는 CMOS쪽으로 유입전류가 흘러들어온다.(약 5㎃정도)
④ 카르노 맵을 이용하여 진리표를 부울 대수 방정식으로 만드시오.
-반 덧셈기
x
y
0
1
0
0
0
1
0
1
x
y
0
1
0
0
1
1
1
0
- 전 덧셈기
x y
Cin
0
1
0 0
0
0
0 1
0
1
1 1
1
1
1 0
0
1
x y
Cin
0
1
0 0
0
1
0 1
1
0
1 1
1
1
1 0
0
1
전 뺄셈기와 반 뺄셈기의 부울 대수 방정식을 만드시오.
-반 뺄셈기
X
Y
D
B
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0
- 전 뺄셈기
X
Y
Z
D
B
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1

키워드

기본 논리,   논리 게이트,   설계 실험